Decap 分析
首先我们这次开的是Gugugu给的Die，拆机来自于刚买的Mate60Pro
很显然为pop封装
Top Package为海力士颗粒
吹下得到
得到了
Hi36A0
GFCV120
JTFQ3T0V1
2035-CN09
06
DataCode（TOP Marking）解析
HiSilicon为：海思半导体
Hi36A0 说明为Hi36产品线，A0说明产品为第十代产品（123-9ABCD…）
V120 中的1在其他芯片上则是产品代数（例如电视机的，第一代v100第二代v200）在Hi36系列只有Hi3690有V100/V200，则是双方案，不确定含义
2则是设计gds版本更改，一般是量产后慢慢优化啊，hi6260v131啊这种
0则是小优化，其余看不出来规律
2035CN理论上来说是封装日期，09代号 厂封装的
X光出来的图表示其为FanOut Package封装
那么就是打X光了
x光打出来就很明显为Fanoutpackage
边缘3条黑色点是Top Package与Bottom Package互联的bump点，但是很奇怪的是并没有在实物图中看到，不处于同一层封装package，可能存在后期使用其他厂商的闪存芯片，（节省了重新封装的时间？）
也有可能是Bottom Die内走线
其边缘可以很明显看到Die与边缘io Phy 引出层的连接邦定点，可以预估的判断出其DieSize，大概是10x10左右
这些就是x光图可以看出来的数据，该decap了
Decap
decap中
Decap拍摄可以看出
其Diemark 疑似为HL 02 20210603，也就是2021年6月3日生产
这是一个很奇怪的数字
因为外封装为2035cn
所以我认为华为这个2035是掩盖消息用的
其内部真实生产日期为20210603，我认为topmark的2035CN就是伪装的，甚至是固定的
其余在任何地方都没有找到疑似Diemark
这次不像之前的Kirin采用的是Hixxxx Vxxx的版本号
直接看不到了
无法判断其产品具体代号/版本阶段（例如实际是Hi36A0/Hi36B0？）
本人认为该产品属于全新一代产品，而不是简单的V120，版本步进迭代，而是全新的产物，当然没有足够的证据以支撑本人的观点
对准系统
其边缘对准系统看到了3处
证明其部分产线设备为asml的步进式光刻机
其记号为通过套刻测量设备的自动化识别套刻记号
线条套线条记号（Bar in Bar mark）
AIM套刻记号
疑似佳能对准系统（i-Line和krf）
最重要的是这个对准系统
在这张图中
可以看到规律竖条条纹，一组为9条，一组为8条，每条内有4根均匀的竖状条纹
这就是很清楚的告诉了我们，该芯片使用的最先进的机台的对准系统为
ASML的雅典娜对准系统 Athena
其中该条纹属于Versatile Scribeline Primary Mark（VSPM） AH74
该对准系统只有在ASML设备中使用
AH74则更少，1960-2000i都有
既然知道了制造设备
就可以计算出其产能与良率了
产能分析
那么按照
已知smic有大概两台NXT1980di
但是给华为分配了分配60%产能 80%稼动率 40 duv mask计算
公式为：550wph x 24h x 60%x80%/40=158.4Wafer
我这个Die则是2021 年6月生产
生产到现在也就是23年9.1号
不确定会不会有更早的Die，但是我们这可是目前最早的Die，遂计算之
总生产时间大约为822Day，抛开可能的休息日，800day生产，
800x158.4
也就是126,720Wafer
良率分析
那么就是计算良率了，
内鬼查询丝印查询可得，本wafer大概切割出了300片Die
已知Diesize是10.7x10.4，求Yield
Dpw即可
D0 大概是0.6左右，0.6-0.55，yield 53.22%
那么到今年截止，良率爬坡呢，也就是差不多0.3左右
按照直线图计算找中点，假设均匀爬升
400day的时候，d0=0.45也就是350 Good Die 也就是61.88%Yield
400day的时候，d0=0.45也就是350 Good Die 也就是61.88%Yield
D0=0.3时
800day的时候，d0=0.3也就是409 Good Die 也就是72.28%Yield
方便计算为
中位数为d0=0.45
126720x566x61.88%=44,382,514.176
那么估算的数字也就是华为生产了4000-4500w片Hi36a0V120，粗略计算。
还有一个很奇怪的丝印
2017 Mora
A？C?E?A?
A 01 0
不太清楚是什么疑似
20年17周 必须？
2017年必须？
然后去金属层了
因为走线为Cu,遂酸洗
酸洗出来会有报废率，但是这次运气很好，完美
很美丽，那么就进行dieshot layout
原图请去Kurnal网站自取
那么很明显的
首先能判断出，该芯片不是和麒麟9000一样的东西，不是同一个产品
那么我这边也是做了麒麟9000
进行一个对比
很明显这两个不是同一个芯片
因为Die的形状都不一样，大概的规模都一样
说明Hi36A0 V100与Hi36A0V120 完全不同，不属于换皮/库存
这完全可以证明
麒麟9000s不属于类似于9000L/9000e 换皮结构
也不属于类似于985/990的部分设计共用结构
而是全新的一代，没有相同部分
能看到其CPU Cluster 巨大的面积，相比较上代发生了巨大的变化
左边是TSMC N5 A77 A77 A55,134
右边是SMIC N7 TSV120 TSV120 A510 134
就是解析了
CPU
首先是CPU 的对比
超大核size对比
关于小核是A510，两组双核复合体 1.53Ghz，在最佳甜点频率，在TSMC工艺下则是1.4Ghz
以及这代的的总线，不像上代的总线与超大核使用了性能库，这代只有超大核使用了性能库，
颜色变化是因为
我认为是Poly层晶体管密度导致的反射光谱变化
上一代Mali G78 Mc24是堆料的典型
Mali G78基于Valhall架构，mc24则说明了其为24Core
其GPU 则是Core设计
而这代的Maliang则是Cu设计
其设计规模与上代略微缩小了一部分
单元划分如图
为4CU
左右两组ALU Core，每组128Alus，总计2x4x128Alus=1024Alus
频率最高750Mhz，理论性能为1536Gflops
中间的则是GPU L2 Cache，大约为1MiByte
从其gpu的规格上来说
不与常见的IMG/MALI/Adreno/Rdna/Cuda 相同
我认为这是全新自研的GPU
NPU
在这代NPU来说
上代则是双大核 1小核NPU，每个大核两条Vector
这代则是单大核 1小核NPU ，大核两条略长的Vector
其NPU从宏观的角度上来说，我认为其规模虽然缩减了一颗大核，但是可能因为微架构更新，性能可能会增强，但是核心规模缩减这个是事实，其节省了很大一个面积去放其他单元
isp
ISP的规模很明显相比较上代isp6.0增大了，但是能找到这两个isp的共同核心
中心处还疑似新增了一个双核协处理器
其理论图像处理速度增加，这代Mate60pro实测可以在取景框内就可以HDR Vivid，以及变焦时丝滑切换，这就是isp算力增加带来的
这个isp跑在中频，2W，极其恐怖。
DSP
DSP不好说
Baseband
在baseband中
这代设计与之前的Balong 5000完全不同
其面积缩小了很多
在这之前华为的5G 基带一直都是4G 5G 设计的，中间用互联桥进行数据传输
部分外挂基带例如990 4G 则是走Pcie x8 x16进行数据传输，然后外挂巴龙5000
在这代Modem设计中，其为纯粹的Balong Baseband Modem Sysytem，集成了4G与5G，其例如dsp可以共享，以及Modem共享，不需要单独的进行设计
关于工艺
首先是能肯定的是，这玩意是用1980di机台做出来的7nm
肯定有人好奇说，1980di明明只能做28nm/14nm，怎么用这个做出7nm的呢
一般我们说光刻，指的是Micro-Photo-Lithography Process，也就是微影光刻工艺
在瑞利方程中
h 代表条纹半周期（也就是CD）
代表照明光源波长
NA 代表投影镜头数值孔径（Numerical Aperture）。
K1则是工艺因子，为常量
那么在理论计算中
na为极限的1.35na
波长为193nm duv’时
K1为1的时候
有人说了，那不对啊
因为k1是工艺因子，随着工艺改变
Fab做的就是尽量让K1变小，ASML的机台K1为是0.25 0.25*193/1.35=36nm，但是asml官方说的是38nm，
那么为了让k1工艺因子更加的小，就会有
例如
dtco，hkmg
多重图形（Multiple patterning(例如lele与saqp)
sti，dti，SDB，cb on rx
strained silicon 等
多重图形（Multiple patterning）
则是将本来的一层mask分层两层，甚至更多层mask去制作，这样能制造更精细的图形
CD=MMP/2（Minimum Metal Pitch）
例如TSMC N7 的MMP是40nm，那么就需要其光刻机的CD为20nm，很显然达不到，将原来的一次曝光曝光分解成两次，那么理论分辨率就缩小两倍，38nm/2=19nm，就可以完成TSMC N7的制作
将一次曝光分为4次，那么理论分辨率就可以缩小4倍，38nm/4=9.5nm，也就是说理论可以完成19nm的mmp的工艺
但是实际上呢，le一次还需要加入套刻精度去计算
Overlay套刻精度，也就是光刻机的对准精度。
以NXT 1980Di为例，
官方给的参数是OPO≤1.0nm，DCO≤1.6nm，MMO≤2.5nm，
实际生产过程中还会有测量误差、CMP误差、刻蚀误差等等其它因素导致overlay error达到6、7个纳米
Lele看的数据是DCO，1.6nm
lelelele 4次，也就是需要1.6nm x4，
那么公式就是（9.5 1.6x4）=31.8nm，也就是1980di做lelelele时能做mmp：32nm的芯片
那么这个数据是什么水平呢
TSMC N5的 mmp大概是30nm
也就是说，理论上是能用1980Di做出接近于TSMC N5 的CD数据的
但是实际却是有良率这一层因素在里面的，4次倍率做出来只有原先的4次方良率，令人感慨
EUV的K1是0.35，分辨率是13nm也就是cd=13nm
TSMC N5 MMP是30nm，也就是仅需曝光一次就可以完成DUV LELELELE的数据
这也就是euv;DUV Mask=1;4了
半导体工艺判断
SEM 分析
首先是又重新开了一片Die，因为我们做Dieshot的die是去金属层的，需要m2-m0层数据，遂之、
毕竟是第一次做
所以拿着报废的sm8550的die进行sem 测试
很显然确实是能看出来的
Zeiss 400K x倍率能看到tsmc n4 的Logic 处的Cell H为209nm，tech测量数据为210
1nm属于数据误差
SEM 9000S
那么就SEM 9000s
首先 tech比我们先
但是白嫖报告
那么就是我们的sem报告图了
我们这次为了防止万一
寻找了4 1处.
A1:TSV120 2.6Ghz 超大核 Logic（FP/ASMID）区域
A2:TSV120 2.6Ghz 超大核 Sram（L2Cache）区域
A3:TSV120 2.15Ghz 中核 Sram（L2 Cache）区域
A4:TSV120 2.15Ghz 中核 Logic（FP/ASMID）区域
B1:Balong Baseband Modem Cache Sram区域
B1与A3对照验证
那么就总结区域密度
指定5处5处密度分别为
B1 111.64Mmtr（HD Sram）
A1 82.19Mmtr（HP Logic）
A2 77.09Mmtr（HP Sram）
A3 119.61Mmtr（HD Sram）
A4 115.992Mmtr（HD Logic）
可以大概的说
其平均密度大概为
HP 80mtr
HD 115mtr
当然部分区域可能是采用了其他库，这只代表这5个区域的晶体管数据
但是其tsmc n5 为2 2Fin，我们并没有在这上面看到3 3fin，认为都采用了2 2fin的设计
这个工艺大概是什么水平呢
TSMC 7
单论密度来说
其实n 2确实属于了7nm，而不是所谓的14nm
其密度为双库，HP/HD,性能库与密度库
HP 80mtr
HD 115mtr
在Hi36A0V120中，其只有超大核采用了HP性能库，
82.19Mmtr（HP Logic）
77.09Mmtr（HP Sram）
其余所有地方采用的都是HD密度库，
A3 119.61Mmtr（HD Sram）
B1 111.64Mmtr（HD Sram）
A4 115.992Mmtr（HD Logic）
推测其HP库为6track，HD为8Track，40nm，实际Cell H为240nm/320nm
数据测量出326为数据偏差，实际差不多
那么就是计算具体的晶体管数据了
Diesize为107
（测量数据为10.4 x 10.7，边缘1mm划线宽度（左右1 1），那么实际Diesize为10.2x10.5就是107.1mm2）
那么只有超大核采用了hp库，其面积占比大概是
171,794,986 HD
ALL:177664452
5,869,466 HP
相当于3.303680%的HP面积3.5349376mm2
计算可得282.795008 11,120.0768=11,402.871808，也就是114.0287亿晶体管， 5%误差，也就是119.73-108.32亿晶体管
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来源：Kurnal
