前三大晶圆代工厂计划最早于2025年在18埃米这一制程节点实验高数值孔径（High NA）EUV光刻技术，但依然会采用标准EUV（NA = 0.33）来进行量产，这主要是考虑它是否能以合理的每片晶圆成本提供更好的结果。
到目前为止，2024年是High NA EUV光刻的标志性一年。英特尔的晶圆厂已接收并安装完成了全球首台High NA EUV光刻机。英特尔、imec、ASML、IBM，以及即将推出的台积电都在努力加强光刻胶堆栈、EUV掩模技术和High NA EUV光刻机所需的首批工艺。该行业在2月份的SPIE上也获得了突破性的消息，当时imec宣布它使用化学放大光刻胶解析16nm线和空间，并使用金属氧化物光刻胶和高数值孔径图案化解析10nm特征（见图1）。
图 1：High NA EUV光刻机使用化学放大光刻胶 （CAR） 打印了 16nm 特征，但能够使用金属氧化物光刻胶 （MOR） 解析 10nm 特征。来源：imec
在7月的Semicon West和imec的技术论坛上，来自ASML、IBM、imec、Lam Research和TEL的光刻专家齐聚一堂，分享High NA EUV光刻的进展和生产力进步。从这些和其他输入来看，EUV晶圆厂似乎有可能采用金属氧化物光刻胶堆栈、新的随机还原策略、角度蚀刻，以及可能的曲线掩模，以从2nm器件节点（22nm间距）过渡到10A节点（18nm间距，9nm CD），用于未来的大型AI SoC和加速器芯片。DRAM制造商有望在10埃米节点范围内采用High NA EUV光刻机。
ASML全球客户战略营销主管Michael Lercel表示：“到2039年的路线图清楚地表明，需要将关键尺寸降至远低于20nm间距，并可能在未来十年末达到14nm和10nm间距。High NA EUV已显示出领先的性能（见图2），包括打印20nm的线和空间以及30nm的通孔。在28nm的线和空间上实现了>50nm的焦深和0.6nm的CD均匀性。
图2：0.55NA EUV产生的20nm线和空间或30nm接触孔。来源：ASML
打印可变性控制与首先能够打印一个小特征同样重要。“我们看到，缩放基本上已经达到了我们处理边缘放置误差的极限，”Lam Research副总裁Rich Wise说。他强调了流行的RLS三角形，该三角形说明了分辨率R，线边缘粗糙度L之间的权衡，“在某些情况下，L也是缺陷率和产量的代理，S是灵敏度或速度。我们基本上可以实现这些指标中的任何两个，但最具挑战性的是实现所有三个指标。只关注分辨率和线边缘粗糙度的结果通常会减慢光刻机的速度，我们希望尽可能地推动这一点。
为了寻找高数值孔径的临界点，晶圆厂通常会将新光刻机的过渡时间安排在技术要求与投资回报率相符时。imec副总裁Ru-Gun Liu表示：“尺寸缩放的关键驱动因素由著名的瑞利方程R = k1λ/NA2定义，其中主要的分辨率收缩是使用较短的波长和较大的透镜实现的。“在等待EUV成熟并达到有竞争力的成本时，193nm浸没的多图案技术对此进行了补充，这正是我们现在再次看到的情况。High NA EUV 将用单一曝光解决方案取代复杂且昂贵的多图形化工艺，从而实现逻辑14埃米节点。
最近的晶圆运行表明，高数值孔径能够应对全栅极纳米片的挑战。IBM研究院光刻和计量高级经理Luciana Meli表示：“直接板状图案化可实现设计灵活性和有效的栅极长度缩放，其性能可与SADP/SAQP图案化板材相媲美。她指出，在电池末端插入单扩散断裂 （SDB） 是一个关键的缩放旋钮，可实现与 FinFET 类似的设计灵活性。
Meli 指出，高数值孔径的一个突出需求是减小特征点到点的间距。她表示，MOR光刻胶平台可以在这方面提供帮助，将尖端间距扩展到22nm，特别是比使用CAR平台获得的产量更高。即便如此，也需要切割掩模来满足 20nm 规格。
但是，高数值孔径的最大挑战似乎是由较小的曝光场尺寸引起的。由于高数值孔径 EUV 光学元件上的镜头在 x-y 方向上将掩模上的特征缩小了 4 倍和 8 倍（变形镜头），因此晶圆上的视场大小是 0.33NA EUV 和 193nm 光刻的一半（26 x 16.5mm vs. 26 x 33mm）。两个曝光区域必须精确地拼接在一起。
模内拼接是一件大事。围绕设计、掩模、光学邻近校正 （OPC）、过程和光刻机设置的拼接优化只是高数值孔径特定的一个挑战。由于SRAM芯片已停止缩放，SRAM可能占用SoC面积的50%，因此只有堆叠的小芯片解决方案才能避免高数值孔径EUV和拼接。
IBM的Meli指出，高数值孔径EUV层与全场0.33NA层的结合带来了挑战，包括模块和金属堆栈之间的叠加误差。
Imec和合作伙伴正在开发大规模的现场拼接方法，这将减少对设计的需求，以应对现场尺寸的减小。imec追求的另一项高数值孔径EUV技术涉及使用定向自组装（DSA）来减少粗糙度和缺陷并降低剂量。第一步涉及将DSA图案缩放到24nm间距以下，从业界当前的PS-b-PMMA型嵌段共聚物切换到所谓的高χ嵌段共聚物。
Imec在开发低n掩模吸收剂方面也取得了进展，该吸收剂以更宽的工艺窗口和线条和空间的剂量减少20%的形式实现了性能提高，而不会增加粗糙度或随机故障（见图3）。研发组织还发现，剂量减少并未对尖端尺寸产生负面影响，剂量减少直接影响光刻机的吞吐量。此外，还打算进一步减少掩模上的轻水重燃/低压（LWR/LER），因为粗糙度会导致晶圆上的粗糙度增加。
图3：EUV掩模中的新型低氮吸收剂改善了工艺窗口并降低了剂量。在大规模拼接、减少掩模变异性和碳纳米管薄膜开发方面需要取得更多进展。来源：imec
High NA EUV光刻机本身旨在提高生产率，包括更快的光罩和晶圆平台、更强大的 CO2 激光源和更高效的光子转换效率，从而提高光刻机的吞吐量。
“为了提高原始吞吐量，我们希望增加驱动激光器的功率，但也希望提高光源的重复率，”ASML的Lercel说。“因此，EUV源加速了单个锡滴穿过真空室，并且它们被高功率红外激光器击中。今天，这种情况以每秒 50,000 次的速度发生。借助新的高数值孔径 EUV 系统，我们的重复频率达到了 62 千赫兹，而 500 瓦的更高功率使我们能够提供每小时 220 片晶圆的吞吐量，这是一个关键的推动因素。
行业对 EUV光刻机高能耗使用的持续担忧推动了变革。每一代EUV光刻机都减少了每片晶圆加工的能耗。2023 年，每个裸露晶圆的能源使用量是 2018 年的 42%。这些工具的可用性为 93%。
减少随机指标
随着特征的缩放，粗糙度成为整个特征维度的更大一部分。LER 和 LWR 可以占 3nm 节点边缘放置误差的 50%。在2nm节点上，允许的边缘放置误差仅在5至6nm之间，而对于1nm节点，预计会下降到4.5nm（见图4）。
这种过程的可变性会侵蚀过程窗口，并由于线路之间的桥接、断裂的线路断裂、通过闭合的孔或合并的相邻孔而导致电气故障。因此，平版印刷师和蚀刻团队不断制定减少 EPE 的策略，EPE 是一个涵盖覆盖（层/层偏移）、CD 均匀性和随机性的桶术语。
图4：允许的可变性（边缘放置误差）随着可实现的分辨率而缩小。来源：ASML
另一种看待这个问题的方法是从有用的过程窗口的角度来看。高产量图案化过程由所谓的“无故障纬度”定义，它是指您可以在看不到线断裂的情况下打印的最小特征，以及您可以在看不到线合并的情况下打印的最大特征。其特点是聚焦窗口 （DOF） 和曝光窗口。
“在许多情况下，当你缩放间距时，你会看到这个纬度变为零，因此为了帮助这种缩放继续下去，我们共同优化了干燥的金属氧化物光刻胶及其底层，以减少分辨率、LER和灵敏度之间的权衡。该底层有助于在后处理过程中加速光刻胶的激活，尤其是在烘焙过程中，“Lam Research 的 Wise 说。
MOR 与 CAR 材料的比较
旋装化学放大光刻胶是 193nm 浸没 （193i） 和 EUV 图案化的主力材料，但近年来，干式光刻胶以新的化学配方出现，即所谓的金属氧化物光刻胶 （MOR）。MOR 由 JSR（前身为 Inpria）以旋装形式提供，由 Lam Research 以干式系统形式提供。
干式（基于 CVD）光刻胶工艺的性能优势包括比有机材料具有更高的吸收率和有限的图案塌陷可能性。“还有机会优化后续的转移蚀刻，无论是原位还是非原位，以消除缺陷和线宽粗糙度等问题。而且它在厚度方面非常可调，甚至可以改变从光刻胶顶部到光刻胶底部的过程，“Wise 说。
12nm（24nm间距）的线和空间是在0.33NA光刻机上使用干光刻胶制造的。另一个优点是，与旋装晶圆跟踪光刻胶加工相比，使用干式光刻胶堆的材料浪费可以降低 5 到 10 倍。成像堆栈包括硅上的光刻胶、底层和硬掩模（例如，PECVD 碳、氮化硅或 SiOC）。
关于将蚀刻转移到硬掩模层，Wise透露，Lam Research最近开发了一种更强大的等离子体源，可以更有效地解离等离子体中的物种。“转移蚀刻之所以如此关键，是因为我们使用该蚀刻来纠正一些进入图案转移的随机缺陷。”
蚀刻技术的另一项创新涉及改变 300 毫米晶圆和等离子源之间的角度，这是所有主要供应商都提供的功能。所谓的横向或角度蚀刻解决了在不使用单独的切割掩模曝光和蚀刻步骤的情况下减小尖端到尖端间距的需求。这种蚀刻还具有减少芯片中尖端到尖端的可变性的潜力，从而提高产量。
TEL 研究员 Tomonari Yamamoto 描述了他的公司使用新的蚀刻源和倾斜晶圆台的定向 CD 修改工艺。改变系统中的角度可以调整横向蚀刻速率，以制造椭圆形或其他结构，而无需使用双重图案。新的来源还旨在减少浮渣缺陷并减少图案粗糙度。
但是，这种系统更重要的结果可能是减少了粗糙度和随机缺陷，而这些缺陷无法通过其他方式解决，同时提供了在y方向上扩展特征的能力。“应用角度蚀刻光束来推动线到头的间距，并减少线/空间图案的粗糙度，”imec的Liu说。他将该技术称为反式图案，并指出它可能用于将接触孔拉伸到椭圆形结构中，甚至将孔拉伸到线中。“人们可以使用这项技术将图案从孔更改为线，并进一步减少间距——就像变形金刚一样，”这激发了跨图案这个名字的灵感。
然而，刘警告说，现在还处于早期阶段。“这只是反式模式相关研究的开始，因为在工艺、OPC、设计合规性、EDA、成本效益等方面的价值和可行性仍在研究中。”
Lam's Wise 讨论的另一种工艺修改涉及使用选择性钝化层，然后进行蚀刻，以减少 LER 和 LWR。Wise 描述了处理在线条底部显示为浮渣或立足点的小光刻胶块的情况。“在晶圆上，我们可以看到这样的缺陷，但是通过使用我们的新源并沉积钝化层，该钝化层可以很好地粘附在完全形成的光刻胶线上，但对这些浮渣区域的粘附性很差，我们可以突破并消除这些缺陷。钝化工艺还有助于平滑 LER 和 LWR。
TEL 的 Yamamoto 展示了旋装金属氧化物光刻胶的结果，表明 MOR - 特别是使用新的显影剂化学成分 - 可以改善工艺窗口并减少 24nm 间距线和空间的特征粗糙度。相对于 CAR 光刻胶，MOR 在更小的特征尺寸下也提供了更强的抗图案崩溃能力。他进一步指出，高数值孔径EUV所需的薄光刻胶更容易出现随机缺陷。
Brewer Science 新兴材料技术总监 Joyce Lowes 表示，EUV 光刻胶的底层在工艺的可扩展性中起着至关重要的作用。为了帮助图案转移，底层需要在更薄的层中提供优于其前代产品的抗蚀刻性。此外，底层还需要很好地粘附在硬掩模和硅上，同时在不增加图案缺陷的情况下，在较宽的工艺窗口内发挥作用。
曲线结构
由于设备需要较短的设备之间的连接，因此曲线模式似乎变得必要。弯曲的结构使层与层之间以及同一平面内的线之间的链接更短。
“我们提出并证明，在设计中加入曲线形状可以降低制造成本，提高芯片的功率和性能，”imec的Liu说。此外，我们计划使用曲线设计来增加晶体管密度。我们开发了一种在标准单元中使用曲线设计的方法，可以进行设计验证，例如设计规则、设计规则验证、RC 提取和寻找 OPC 解决方案。
几乎无限的计算资源的可用性适用于 EUV 模板的模板写入过程。与多光束掩模写入器配合使用，光学邻近校正 （OPC） 掩模过程可大大加快。编写曲线蒙版的时间与编写正交蒙版所需的时间相同。
专家指出，该行业可能正在接近曲线（弯曲）口罩图案的临界点。“如今，曲线图案已经用于193i和EUV的生产掩模，”D2S董事长兼首席执行官Aki Fujimura说。“但不同的公司使用它的方式不同。一些公司只在芯片上需要它的热点地区使用它。
全晶片/晶圆曲线实现将通过标准EDA集成实现。但首先，需要有一个测量弯曲特征均匀性的约定。“当涉及到软件校正工具时，你正在做一些校正，试图让实际的形状按照你的设计方式出现，”Fujimura说。“凭借曼哈顿特征（正交），该行业前段时间就确定了测量 CD 和 CD 均匀性的标准方法。对于曲线结构，我们没有这样的约定，那么例如，您如何比较轮廓与轮廓呢？这还没有确定。
尽管如此，晶圆厂仍在向前发展。Fujimura补充道：“在最近的Synopsys技术论坛上，台积电讨论了他们庞大的GPU基础设施，强调了他们的'大型GPU农场'，以及他们计划进一步扩展这种能力，因为GPU提供了优势，特别是对于涉及曲线掩模形状的处理。
结论
在前沿工作是一个有趣的时刻，工程师可以打印和控制 10nm 特征。展望 18埃米 至 14埃米 节点，标准 EUV （0.33 NA） 可能会通过多重图形化尽可能长时间地扩展，在工具、材料和掩模方面取得了许多进化性进步，这些进步可以协同工作以大规模图案化和蚀刻器件。
在某些时候，该行业似乎准备采用围绕金属氧化物光刻胶、底层和开发工艺（湿法、干法或两者兼而有之）构建的新型光刻胶平台，这些平台将与新的蚀刻平台一起工作，通过结合多种策略来延长 CD 并减少随机缺陷。
对于High NA EUV，芯片拼接仍处于起步阶段，这是一项由变形镜头引起的全新技术，而掩模中的新型吸收材料有望扩大工艺窗口。看起来，在不降低其他关键指标的情况下提高性能和吞吐量的每一项开发都将找到通往生产使用的道路。
编辑：芯智讯-浪客剑
