近日，晶圆级扇出型先进封装及Chiplet integration方案供应商「晶通科技」二期项目获数亿元融资。本轮融资由力合资本、达安基金、安吉两山国控和辰隆集团联合投资，资金将主要用于生产基地二期封装产线扩建、研发及市场投入。独木资本继续担任独家财务顾问。

「晶通科技」是一家专注于晶圆级扇出型先进封装技术的Chiplet方案提供商，通过自主研发的“FOSIP高密度晶圆级扇出型”与 “Chiplet Integration小芯片系统集成”两大方案，以“MST Fobic”技术实现亚微米线宽的高密度互连及多芯片三维堆叠，主要服务于高性能计算、移动终端和自动驾驶等领域的芯片封装，助力国内人工智能产业的崛起。

当前全球半导体先进封装市场保持快速增长，Yole数据显示，2023年扇出型封装市场规模为27.38亿美元，预计到2028年将以12.5%的年复合增长率增至38亿美元，其中超高密度扇出封装细分领域增速最快（年复合增长率30%）；而全球Chiplet市场规模将由2023年的31亿美元增长至2033年的1070亿美元，CAGR约42.5%。市场驱动力来自5G通信、AI芯片和自动驾驶对高算力芯片的需求，传统封装技术难以满足14纳米及以下制程芯片的高密度集成要求。

「晶通科技」总经理蒋振雷指出，“当前超高密度扇出封装和小芯片集成封装90%以上的市场份额被台积电、三星等国际大厂把控。大陆在整体工艺及生产能力上都还落后一段距离。”

基于此，「晶通科技」通过自主研发的“FOSIP晶圆级扇出型”与“Chiplet Integration小芯片系统集成”双技术路径布局市场。其中，FOSIP晶圆级扇出型先进封装北制程技术对标国际头部FO大厂方案，可实现三维堆叠，内部互联密度可达2-5微米线宽。而晶通嵌入式硅桥的小芯片集成技术内部互联密度可达0.5微米以下。晶通目前已跟手机、医疗、图像处理、边缘计算等多个领域的客户进行了方案对接和工程验证。

蒋振雷介绍，“晶通的‘bridge die+FO’技术,即‘MST Fobic’技术通过将硅桥取代互联中介层，并将高密度RDL重布线层替代ABF基板层，封装厚度大幅减小，该方案比CoWoS方案成本降低至少30%。更重要的是，晶通封装方案既能满足手机电脑或平板以及各种AI终端的SoC、处理器、算力芯片、端侧AI伺服器的薄型化需求，又满足了AI芯片内部的高密度互联、高带宽、高通讯速率的需求，这是国内目前独有的技术能力。目前晶通正在做量产前的最后准备。”

硬氪了解到，「晶通科技」的扬州生产基地当前月产能为bumping/wlcsp/ewlb的1万片左右，或Fosip/Fobic2000-3000片高阶产能，客户覆盖手机、GPU及AI芯片等领域诸多知名客户。

技术层面，公司已构建从设计仿真、中介层加工到封装测试的全流程能力，掌握包括“Chiplet Integration小芯片系统集成”工艺在内的90余项专利。

现阶段，「晶通科技」正推进封装设备和材料的国产化验证，目标计划通过二期产能扩建将月产能逐步提升至目前的8-10倍，同时实现MST Fobic技术的大规模量产。

蒋振雷认为，“未来三年将是Chiplet技术爆发期，特别是大模型推理芯片和自动驾驶域控制器，对晶圆级封装的需求增速会超过40%。随着3nm以下制程逼近物理极限，先进封装在半导体产业链的价值占比将从现在的15%提升到25%以上，这个窗口期最多只有五年。”

「晶通科技」团队核心成员来自应用材料、苹果、Intel和日月光等集成电路领域全球头部的制造及封装公司，技术顾问严晓浪为浙江大学微电子学科带头人，研发副总王新曾在国外大厂有十多年高端fan out和Chiplet封装研发项目经验，总经理蒋振雷拥有16年封装行业创业经验，生产团队主要来自华天科技、通富微电等国内封装大厂。

来源：硬氪