目前，随着三星、台积电、英特尔3nm制程的相继量产，目前这三大先进制程制造厂商都在积极投资2nm制程的研发，以满足未来高性能计算等先进芯片需求，并在晶圆代工市场的竞争当中取得优势。而2nm工艺的实现则可能需要依赖于ASML新一代的高数值孔径 (High-NA) EUV光刻机EXE:5000系列。

据ASML的路线图，第一代的High-NA EUV光刻机TWINSCAN EXE:5000计划于2022年底推出，但这款机型可能主要是被晶圆制造商用于相关测试，实际量产的将会依赖于2024年底出货的TWINSCAN EXE:5200，每小时可生产超过220片晶圆。

近日，半导体研究机构SemiAnalysis的半导体设备和制造分析分析师Jeff Koch发布了一篇题为《ASML困境：High-NA EUV比Low-NA EUV多模式更糟糕》的文章，他原本任职于ASML，上个月才加入SemiAnalysis，这也让外界对于这篇文章倍感兴趣。

以下为芯智讯翻译的全文内容：

近年来，光刻技术的“下一件大事”是高数值孔径极紫外光刻，即High-NA EUV，这是ASML光刻设备技术发展的下一步。High-NA EUV被认为是可以降低工艺复杂性和制造成本，并能制造2nm及以下的尖端制程。

但是，我们的光刻模型表明，尽管降低了复杂性，但对于即将到来的技术节点（包括1.4nm/14A），High-NA EUV单次图案化的成本明显高于使用现有Low-NA EUV光刻机的双重图案化。此外，多重图案化Low-NA EUV能够比High-NA EUV具有更精细的间距特征。

根据ASML此前公布的目标显示，其计划到2025年实现600个DUV和90个EUV工具的年出货量，并且在2028年实现20个High-NA EUV设备的年出货量。对此，Jeff Koch认为，实现2028年20个High-NA EUV设备的年出货量目标非常困难，因为High-NA EUV光刻引入了许多需要解决和工业化的新技术挑战，但最困难的挑战是经济挑战。在我们在下面详细介绍成本和其他关键问题之前，让我们简要介绍一下EUV和DRAM的类似情况。

在过去二十年的大部分时间里，三星在DRAM技术方面一直处于领先地位，在密度、性能和成本扩展方面与美光和SK海力士等竞争对手相比具有明显优势。随着1Z世代DRAM的推出，这一切都发生了变化，因为三星采用EUV的速度太快（以及其他问题），并遭受了损失。由于三星的失误，美光无法在密度和成本结构上开始领先。时至今日，尽管三星现在已经完全采用了EUV，但在密度和性能竞赛中仍然落后。美光尽管依然使用DUV，但仍以相当大的优势拥有世界上密度最高的DRAM。

这让我们明确一点，High-NA的经济挑战比Low-NA的要严重得多，尽管技术挑战可以说相对更小。

High-NA EUV开发的妥协

在不重提EUV光刻的细节的情况下（请参阅我们之前关于EUV背景、EUV的挑战、Chiplet vs.Large Die Conundrum、半导体供应链、长期晶圆需求、ASML长期展望、光刻出口限制和奥地利的掩模写入垄断），让我们回顾一下导致当今光刻开始向High-NA EUV的决策的短暂历史中。

为了继续推进逻辑和内存节点的微缩，光刻工具（扫描仪）必须能够打印更小的功能。在High-NA EUV开发之初，芯片制造商和ASML面临着如何实现这一目标的艰难架构决策。从根本上讲，光刻机设计中有两个主要的环节来对较小的特征进行成像：1、缩短光源的波长；2、增加透镜的尺寸（或者更准确地说，透镜的数值孔径或NA）。这一选择被表达为“瑞利公式”，这个公式是如此普遍，以至于ASML甚至有印有它的T恤衫。

出于许多合理的技术原因，该行业选择追求更大的投影透镜。不幸的是，不能在不引起其他问题的情况下使透镜尺寸更大，这主要是由于EUV光掩模技术的局限性，因为它与主光线角度有关。这迫使在High-NA架构中进一步妥协。

ASML及其合作伙伴面临着一系列糟糕的选择：

1、增加光掩模的尺寸，其中包含要打印在晶圆上的图案。

2、减小成像场的大小。

第一种选择不仅是一个巨大的技术挑战，而且会产生许多连锁反应，因为目前的光罩（掩模）基础设施是围绕标准的6英寸方形标线基础设施设计的。即使在目前的尺寸下生产无缺陷掩模坯料也是Low-NA开发的障碍，并且要将面积扩大到2倍或4倍并不简单。光化掩模检查工具，使用低功率EUV光源来检查EUV掩模，直到最近才出现，并且是围绕6英寸标准设计的。EUV掩模和基础设施的成本已经是DUV同等产品的数倍，而且增加面积的成本迅速扩大。

选项减小成像场的大小似乎是两害相权取其轻。虽然它也带来了严重的技术挑战，但它不需要对扫描仪之外的光刻生态系统进行重大更改。所以芯片制造商大力支持第二种选择，于是ASML开始了开发工作，不久将推出第一台High-NA EUV机器EXE:5000。

这些架构决策具有一些关键意义：与现有的Low-NA EUV工具相比，半场缝合、聚焦深度和光刻胶的技术挑战，以及成本挑战。我们将依次探索其中的每一个。

半场挑战

光刻扫描仪通过曝光狭缝曝光晶圆。晶片在狭缝下方移动或扫描，以便将图案从光掩模曝光到晶片上。一旦暴露了整个掩模图案，扫描仪就走到晶片的新区域并重复扫描。曝光场是掩模的单个完全曝光所覆盖的区域。

您可以从下面动图中看到曝光的过程。请记住，晶圆的移动速度非常快，因为每小时需要覆盖数百块晶圆，图案放置精度低至纳米级，接近原子级——它的工作原理令人难以置信。

High-NA EUV光刻机的曝光场大小仅为Low-NA EUV和传统DUV工具的一半。这是“两害相权取其轻”的折衷方案，允许在保持行业标准光掩模尺寸的同时增加透镜尺寸。

这种权衡中的一个“弊端”是必须在同一片晶圆上混合半场和全场曝光。High-NA EUV将仅用于少数最关键的层，即那些具有要打印的最小特征的层。其他的非关键层将使用具有轻松成像功能的更便宜的工具。这意味着掩模布局和芯片尺寸的规划必须考虑到半场和全场成像。考虑到即使没有半场的额外复杂性，尽管管芯尺寸很小，但优化不力的掩模布局也会导致高成本，这肯定会成为未来芯片设计的一个问题。

这里还有很多问题在起作用，芯片设计者应该敏锐地意识到，但我们将在本报告的最后深入研究这些问题。关于主要主题，成本和功能保真度。

剂量与吞吐量

为了理解High-NA架构的成本影响，我们需要对光刻机的暴光剂量及其对吞吐量的影响的概念进行基线研究。光刻成本主要由光刻工具（光刻机）成本决定。最新的Low-NA NXE:3800E工具现在每个成本超过2亿美元，因此，每生产一片晶圆的光刻成本主要取决于光刻机的吞吐量。

曝光剂量是到达晶片的能量的度量。这种能量在光刻胶中产生化学反应，使其从不溶性变为可溶性，反之亦然。图案化较小的特征通常需要更高的剂量以避免各种误差。至关重要的是，随着CD值的减少，所需剂量呈指数级增加。

△IRDS光刻更新2021

为什么这很重要？因为剂量会影响吞吐量，从而影响成本。更高的剂量需要：

1、更强大的光源。

2、放慢扫描仪的速度。

ASML一直在可靠地增加每种新的EUV型号的电源功率，但不足以满足指数级增长的剂量要求。这意味着扫描仪必须放慢速度，以便每个曝光场至少接收需要的最小剂量。

简单地说：由于剂量需求的急剧上升，光刻成本随着临界尺寸的减小而急剧增加。更高的剂量意味着你需要为生产的相同数量的晶圆购买更多的工具。

△吞吐量取决于扫描仪源功率和曝光剂量。更高的源功率和/或更低的所需剂量能够实现更高的生产量并因此实现更低的光刻成本。

Low-NA双图案

事实证明，对于High-NA EUV，有一种现成的替代方案：Low-NA EUV双重图案化。一些芯片制造商已经在领先的节点上使用它，它需要使用Low-NA EUV工具进行2次曝光才能打印单层。每次曝光的CD要求大约是最终功能的两倍。这具有非常理想的效果，需要低得多的剂量，因为你正在沿着指数剂量与CD曲线进一步向下操作。

在这些较低的剂量下，可以充分利用光刻机的潜力；吞吐量将受到晶片和掩模台的速度而不是剂量的限制。

成本比较

Low-NA EUV双重图案化的吞吐量优势是如此强大，以至于尽管需要两倍多的晶片通过光刻，但光刻成本可能仍然低于Low-NA单次曝光。我们的模型表明，从目前领先的3nm工艺节点到可能在2030年引入的1nm等效工艺节点，Low-NA EUV双重图案化都更具有成本优势。

△成本标准化为Low-NA EUV 3nm，利用ASML在一年内提供的最佳Low-NA EUV和High-NA EUV光刻工具，以及源和阶段改进路线图

对于所有这些节点，即使ASML及时为1nm节点实现了1kW源功率的既定目标，High-NA EUV吞吐量也是受剂量限制的。这背后的简单原因是我们在上一节中详细介绍的剂量需求的快速增加。进一步向上操作指数剂量对CD值曲线的影响对吞吐量是如此的有害，使得尽管CD值收缩，Low-NA EUV双重图案化的成本优势在2nm和1.4nm节点之间增加。

具有讽刺意味的是，为High-NA EUV开发的更快阶段将被移植到未来的Low-NA EUV模型中，从而提高其吞吐量，并进一步提高其相对于High-NA的成本优势，因为低剂量的Low-NA EUV工具更受阶段限制。

如果电源功率不能增加到1kW，也值得考虑其影响。更高的光源功率加速了投影光学器件和光掩模的磨损，因为反射涂层会受到诸如增加热负荷等有害影响。今天600W的功率可能会将光学器件的磨损增加到不可接受的水平——这些是光刻机中最昂贵的部件之一，如果在短寿命后更换，成本会很高。

如果我们假设未来不能增加源功率，这不会改变High-NA变得更具成本效益的拐点，但这确实意味着光刻成本总体上将显著增加，与当前3nm基线相比，未来节点的光刻成本将提高20%。

△成本标准化为Low-NA 3nm，利用ASML今年提供的最佳Low-NA和High-NA光刻工具，以及阶段和覆盖层改进路线图

目前，这只是一个假设，因为到目前为止，每种新的EUV光刻机型号的电源功率都在不断增加，尽管没有主要晶圆厂希望的那么快。

事实证明，ASML的公开材料支持我们的成本结论。传统上，新一代光刻机的销售价格比现有工具更高，但每片晶圆的成本更低。这对芯片制造商来说是有意义的，因为如果光刻机满足成像性能要求，他们主要是在优化每片晶圆的成本。ASML也很高兴，因为他们正在销售更昂贵的扫描仪。

就在2020年，这是High-NA的假设，当时的说法是High-NA EUV与Low-NA EUV双重图案化相比具有成本优势。

△2020年：ASML表示High-NA意味着更低的成本

但从2021年开始，选择的标准从每片晶圆的成本到工艺复杂性都发生了变化。虽然降低复杂性是好事，但它并不是晶圆厂设备决策的主要驱动因素。运行1000多步晶圆制造工艺的芯片制造商已经习惯了复杂性。他们根据成本和预计产量来规划晶圆厂和购买设备，其中Low-NA EUV似乎表现更好。

△2021年：ASML只说High-NA不那么复杂

直到1nm和7A（埃米）节点，应该是在2030年之后的时间段，双方的成本差距才可能缩小。推动这一趋势的是从几何缩放到堆叠的范式转变——芯片性能、功耗和面积的提高是通过垂直堆叠功能来实现的，而不是水平缩小功能。这意味着CD要求保持不变，因此光刻胶和源极功率的持续进步使High-NA EUV更具优势。

我们看到了从二维缩放到三维缩放的变化，以及由此导致的CD收缩减慢，这是High-NA EUV引入的自然位置。这大大改变了先进逻辑制造的光刻强度。

当然，这里的故事不仅仅是剂量和吞吐量。

编译：芯智讯-浪客剑