摩尔定律在晶圆工艺制程方面已是强弩之末，此时先进的封装技术拿起了接力棒。扇出型晶圆级封装（FOWLP）等先进技术可以提高器件密度、提升性能，并突破芯片I/O数量的限制。然而，要成功利用这类技术，在芯片设计之初就要开始考虑其封装。

数十年来，半导体工艺已经将芯片中晶体管线宽从数十微米逐步降低到几个纳米级别，大约每18个月芯片中晶体管密度就会翻一番，这就是著名的摩尔定律。但与此同时，设计和制造成本不断上升，改进空间逐渐缩小，再加上许多其它困难，阻碍着半导体进一步的发展。此外，随着单个芯片中晶体管密度不断增加，芯片连接也出现了一些问题，例如I/O引脚数量以及芯片间互连的速度都出现了局限。

这些限制在需要大量高带宽内存的应用（如人工智能边缘和云系统）中尤其成问题。为了解决这些问题并继续提高器件密度，业内已经开发出几种先进的封装技术，这些技术可让多个芯片之间以紧凑的高性能封装互连，组装在一起相当于一个芯片。

其中一种先进的封装技术就是FOWLP，已经用于移动设备的批量生产中。FOWLP封装工艺是指将单独的芯片安装在称为重分布层（RDL）的中介层（interposer）基板上，可提供芯片之间的互连以及与IO焊盘之间的连接，所有这一切均采用一次成型的封装。

面朝上和面朝下方法

FOWLP有多种形态，每种形态的制造步骤都略有不同，可从多家供应商处获得（如图1所示）。FOWLP组装可以使用“先模具（mold-first）”的流程实现，裸片可以面朝下或面朝上安装；或者使用“先RDL（RDL-first）”方式组装而成。

图1：FOWLP技术形态包括mold-first和RDL-first组装形式(来源：Micromachines)

在mold-first流程中，采用临时的粘合或散热层将裸片附着到载体上，然后将其铸模封装。如果裸片面朝下安装，则下一步是释放临时层，附加RDL层，然后镶上焊锡球，完成封装。如果裸片面朝上安装，则还需要一些其它步骤。

首先，在塑造成型之前，必须添加铜柱来扩展各个裸片的I/O连接。成型之后，必须将模塑件的背面磨细以露出铜柱，然后再附加RDL层并形成焊锡球。

而在RDL-first的流程中，RDL通过临时释放层附着到载体上，然后裸片再附着到RDL上。接着是铸造成型，再释放载体，并形成焊锡球。两种方法的最后一步都是分割组件，这些组件被成批处理，制成独立器件。

不同的方法有不同的成本和性能考量。从成本方面看，mold-first面朝下的方法避免了制造铜柱和进行背面研磨的步骤，因此具有较低的制造成本，适合少量I/O的应用；但它存在裸片移位、晶圆翘曲等问题，因而限制了其在复杂多芯片封装中的使用。

面朝上的方法则避免了上述问题，而且由于芯片背面完全暴露利于散热，因而具备热管理方面的优势。而RTL-first方法的优势在于，在制造过程中可以使用经过验证合格的裸片（KGD），从而提高了良率。

从性能方面看，面朝下方法比其它两种方法的连接路径要短（图2）。其它两种方法都需要铜柱，以扩展到RDL的连接，而且在芯片下方有一层材料增加了连接间的寄生电容，影响了其高频性能。

图2：不同的 FOWLP方法可能影响走线长度并产生寄生效应，这需要在芯片设计中加以考虑。(来源：Micromachines)

先进封装新工具

随着逻辑电路速率的提高，由封装制造导致的这种细微的寄生效应变得越来越重要，它极有可能显著地改变信号时序和特性。因此，想要使用这种高级封装技术的开发人员需要确保其仿真和设计验证工作覆盖封装和芯片设计，从而确保成功应用。

芯片供应商已经开始内部开发自己的工具，以便将封装和芯片设计集成到单个工艺流程中，以供客户使用。然而，内部开发的工具可能会限制设计人员对不同供应商的芯片工艺的选择。如果想混合由不同工艺制成的芯片，则可能需要依靠外包组装和测试（OSAT）厂商提供的工具来验证完整封装的芯片设计。EDA公司正在加紧开发可支持这些先进封装要求的设计与验证工具。

无论采用哪种方式，先进封装将继续扮演越来越重要的角色，因为半导体行业期望延缓摩尔定律的寿命。市场对更小、更快、功能更强大的芯片和系统的需求将持续，而封装似乎已经成为开发人员必须探索的新领域。

来源：国际电子商情 (参考原文：Will fan-out wafer-level packaging keep Moore’s Law valid)