随着服务器CPU开始支持DDR5，移动设备支持LPDDR5，DDR/LPDDR5的商用时代拉开帷幕。DDR5是第五代双倍速率同步动态随机存取存储器，其最高内存传输速度能达到6.4Gbps，与之对比，在DDR4内存标准下最高内存传输速度只能达到3.2Gbps。此外，DDR5也改善了DIMM的工作电压，将电压从DDR4的1.2V降至1.1V，能够进一步提升内存的能效表现。
据相关市场调研机构推测，DDR5在2021年将占据整个DRAM市场份额的10%，2024年则将进一步扩大至43%。DDR/LPDDR5更高的速率和更大的带宽在系统提供强大功能的同时，也为SoC的设计带来了挑战。要让新的SoC跟上DDR/LPDDR5的速度，DDR IP的配合是必不可少的。
DDR IP的快速发展
以数据中心、有线和无线网络、AI等新兴应用为驱动，存储器、以太网和SerDes等接口IP正迎来成倍的增长。据IPnest预测，排名前5的接口IP产品在2025年的总营收将达到25亿美元，从2020年到2025年的年复合增长率为19%。其中，DDR占主导的存储接口IP将是这波增长的主力。海量数据时代中的数据中心、互联设备和可穿戴产品使得存储接口IP进入加速发展阶段。IPnest数据预测显示，DDR IP的年均复合增长率（2020-2025）也将达到19%。
图：DDR IP将迎来高速发展
DDR IP中很重要的一部分就是DDR PHY的IP。作为存储控制器逻辑和DRAM颗粒物理接口间的通用规范接口，DDR PHY通常作为一个独立模块存在于SoC中。伴随DDR标准的不断升级，DDR PHY的重要性也在不断增加。
图：DDR的技术参数
AI、5G、消费电子、云服务器和智能汽车等新兴应用都要求DDR具有更高的可靠性、带宽、速率和更低功耗的表现。为此诞生了最新的DDR5和LPDDR5标准，其将最高传输速率提升到6.4Gbps，达到DDR4时代的2倍。挑战也随之而来，在如此高的传输速率之下，还要保持数据传输的可靠性，对于连接SoC和存储器之间的DDR PHY，设计难度成倍增加。因此，芯片设计市场上需要适应性更强的DDR PHY IP产品。
4大差异化致胜因素
作为国内专业的半导体IP研发和服务供应商，芯耀辉科技紧扣市场的需求，发挥自身深厚的技术积累，开发了DDR PHY IP产品。在9月15日的IP SoC China 2021研讨会上，芯耀辉技术支持总监刘好朋以《高性能、低功耗、高可靠性DDR接口的设计与实现》为题，为大家介绍了芯耀辉DDR PHY IP产品的研发与技术优势。
众所周知，因为采用并行接口，DDR PHY的开发面临着数据的串扰、相位对齐、信号采集、时钟的架构等技术难点。芯耀辉则从可靠的SI（信号完整性）和PI（电源完整性）分析、高可靠性训练设计、高性能DDR IO设计和多频点快速切换4方面入手，突破了这些技术瓶颈。
图：芯耀辉DDR PHY IP的关键特性
1、可靠的SI和PI分析能力
SI分析的目标是在互连通路中如何保持信号的完整传递。PI分析则针对系统在输出（through-put）状态时，如何让负载电流的变化引起的电压扰动保持最小。当前的SoC设计都面对着复杂的封装和PCB布线、SSO（Simultaneous Switching Output）噪声等一系列问题。要保证DDR PHY模块的稳定工作，必须要具备可靠的SI和PI分析能力。
据刘好朋介绍，芯耀辉团队开发了一套全新的特殊码流分析方法，可以高效地分析封装和PCB设计是否满足DDR眼图的要求，快速定位缺陷。并且，针对时域仿真，其还开发出一种极差PI情况的码型，可用来判别芯片电容值是否足够。
在设计流程方面，芯耀辉团队在芯片早期Floorplan规划时就参与讨论设计，在深入了解产品需求的基础上，可提供稳固的SI、PI硬件设计，并逆向地驱动Floorplan的摆放，以保证所设计的产品在芯片及系统层级的SI、PI设计均为优异状态。
芯耀辉还非常看重比对（Correlation）的重要性，积极导入相关高速接口协会所定义的一系列测试流程。透过信号测试流程，可以针对仿真流程与模型的准确度做修正，增加仿真结果的精确度。
鉴于传统IBIS模型在CTLE、FFE、DFE等信号仿真方面有很大的局限性，芯耀辉可提供完整IBIS-AMI建模流程，让客户快速得到准确的链路SI/PI仿真，缩短产品开发时间。
2、高可靠训练设计
输入和输出两个方向的延时调整工作被称为训练（Training）。DDR 的训练被认为是一种“自适应调整”，用来克服DDR拓扑、以及与系统连接时引入的不确定性。
大多数DDR PHY都采用硬件训练的方式，如果硬件算法有问题，会导致训练出错，DDR无法正常稳定地工作。芯耀辉的DDR PHY采用软硬件结合的固件训练方法，可以设置不同的范式，如PRBS范式、特殊设计的扫频范式等。显然此类范式能更全面的反映数据通道特性，因为它包含了高频、中频、低频信息，以及长0和长1带来的码间串扰等问题，可以保证获得更优的训练结果。
同时，刘好朋表示，芯耀辉还采用固件的二维训练模式，可以绘制出完整的以地址线或数据线延迟为横坐标和以参考电压为纵坐标的二维图像，从而得到较优的参考电压和对应的地址线或数据线延迟。
最重要的一点，芯耀辉的IP无需重新流片，支持流片后的固件更新。
3、高性能DDR IO设计
为了保证DDR数据读写的可靠性，在DDR IO设计中，芯耀辉采用了FFE（前向反馈均衡）和DFE（判决反馈均衡）技术。
FFE前端预均衡是在DDR TX端采用的技术，其思想就是减小低频分量的能量，使得信号的高频低频部分在信道之后达到均衡。芯耀辉采用可编程的前端预均衡方案，通过设置不同参数可以获得不同的均衡效果，以适应各种应用场景的需要。
相比于CTLE等均衡技术，DFE不会放大噪声信号，因此固态技术协会在JEDEC79-5 规范中正式引入了DFE技术，目的就是为了增强接收端的能力。芯耀辉的DDR PHY提供了一套特殊的固件训练机制，DFE的各级tap的反馈系数可以通过训练快速得到，自适应程度高，可保证每一颗芯片都有更优的DFE性能，有效减小码间串扰和反射造成的影响。
4、多频点快速切换
多频点的快速频率切换技术是芯耀辉独家开发的技术，主要目标就是减少DDR的功耗。
DDR PHY具有4个功耗状态，芯耀辉的方案可以在DRAM初始化的时候训练多个频率点的配置，并保存相关训练结果。当系统确定不需要DRAM工作在高频率时，可以通知DDR控制器，然后DDR控制器会通知DFI，并让DRAM进入自刷新状态，之后频率切换就会自动在DFI和DDR PHY内部进行，频率切换完成之后DDR控制器则会让DRAM退出自刷新，这样DDR就可以切换到一个较低的工作频率，从而降低功耗。相较于同类产品，该技术最大特点是整个过程无需软件介入，在新的频率点无需重新做训练，从而快速稳定地实现频率切换。
正是具备这4大优势，芯耀辉的DDR PHY IP才能在市场竞争中脱颖而出。
让国产IP突出重围
与EDA相同，IP也成为国产芯片上游一个被卡脖子的环节。据IPnest调查显示，2019-2020年欧美公司在全球半导体IP 市场中占据了90%的份额。排名第一的ARM和排名第二的新思科技的全球市场占有率就高达60%。
国产IP发展的困境主要来自三个方面：首先是快速升级的各种接口IP标准化协议，这决定了IP研发需要长期的投入；其次是IP研发需要持续跟踪各芯片制造公司的工艺演进，必须具备工艺制程的快速移植能力；最后，把协议标准集成到IP，并针对各家工艺制程做定制化后，还必须与下游芯片设计公司共同进行芯片验证并大规模量产才能保证IP产品的市场化落地。
芯耀辉董事长兼联席CEO曾克强认为国产IP要取得市场的认可，有两个关键的因素：一是需要公司能坚定的长期投入，专注技术研发和产品打磨，这需要公司在战略和资金投入上都给予充分的保障；二是人才团队，能做成功的IP团队必须有十几年的量产、磨合、迭代和产业化的经验。
这两点恰好是芯耀辉所具备的。芯耀辉的核心团队来自全球领先的IP供应商，还有顶尖芯片公司的IP团队，他们都有10到20几年研发顶尖IP的经验。在这个豪华团队的吸引下，从成立至今不过一年有余的时间，芯耀辉已累计获得近10亿元融资。
高榕资本创始合伙人岳斌表示，“作为芯片设计的关键支撑，IP是中国芯片设计行业重要的组成部分。芯耀辉集结了全球IP行业的顶尖人才，尤为关键的是，团队将先进工艺IP产品和服务快速带入市场。”
DDR PHY IP只是芯耀辉众多优秀产品中的一个，整个研发团队正在集中力量自主研发28/14/12纳米及以下先进工艺IP研发和服务，已陆续推出覆盖PCIe、HDMI、USB、SATA、MIPI等产品解决方案。
据曾克强介绍，芯耀辉接下来还要做“面向未来的IP”，即不只是小而精的每一个接口，而是要做成一些IP的子系统，让系统公司能够更简单更容易地集成这些IP，帮助更多的中国公司能够把握世界最前沿的应用机会。
