10 月 13 日消息，TheLec 报道称，三星正计划使用一种称为背面供电网络 (BSPDN) 的技术来开发 2 纳米，而该技术其实是上周刚刚由研究员 Park Byung-jae 在三星 SEDEX 2022 上推出的一种新技术。

简单来说，这种方案给出了除制程缩进和 3D 封装外的另一个方向：开发晶圆背面。

Park 表示，在代工市场，技术正在从高 k 金属栅极平面 FET 发展到 FinFET 再到 MBCFET 和现在的 BSPDN。

现阶段主要使用的 FinFET（过去被称为 3D 晶体管）是 10nm 工艺发展过程中的关键芯片设计技术，其采用了三面包覆式的栅极设计，可以在三个侧面围起电流通道，以此减少漏电（电子泄露），但 5nm 甚至 3nm 工艺的发展意味着 FinFET 将面临落伍，因此业界研发出了四面环绕式的全栅极或 GAA 技术。

然后，工厂在这一基础上添加了它所谓的纳米片而不是纳米线，并将该技术称为 MBCFET。但这里要说的 BSPDN 与此不同，可以理解为三星、英特尔和台积电使用的小芯片设计的演变。

借助小芯片技术方案，我们可以在单个芯片上应用同种工艺，也可以连接来自不同代工厂不同工艺制造的各种芯片，这也是英特尔 14 代酷睿和 AMD 锐龙采用的技术方案，它也称为 3D-SoC，可以同时将逻辑电路和内存模块并在一起。

据介绍，BSPDN 与前端供电网络不同，它主要是利用后端；正面将具有逻辑功能，而背面将用于供电或信号路由。

BSPDN 的概念于 2019 年在 IMEC 上首次被提出，当时有一篇引用该技术的 2nm 论文也在 2021 年的 IEDM 上进行了发表。

作者在这篇韩文名为《SRAM 宏和使用 2nm 工艺后端互连的逻辑设计和优化》的论文提出，将供电网络等功能移至芯片背面，从而解决仅使用正面造成的布线堵塞问题。据称，与 FSPDN 相比，BSPDN 的性能可提高 44%，同时功率效率提高 30%。

Imec 高级研究员、研发副总裁兼 3D 系统集成项目总监 Eric Beyne 表示：“小芯片涉及单独设计和处理的小芯片芯片。一个比较著名的例子是高带宽存储器 (HBM)—— 也就是动态随机存取存储器 (DRAM) 芯片的堆栈。该内存堆栈通过接口总线连接到处理器芯片，这将它们的使用限制在容忍延迟的应用程序中。因此，小芯片概念永远不会允许在逻辑与快速、一级和中级缓存存储器之间进行快速访问。”

通过 3D-SOC 集成，我们可以使用直接和较短的互连来实现内存逻辑分区，从而显着提高性能。在论文中，作者展示了 3D-SOC 设计的优化实现，内存宏位于 Die 的顶部，其余逻辑位于 Die 的底部 —— 与 2D 设计相比，其工作频率足足提高了 40%。

高性能 3D-SOC 系统的一种可能划分涉及将部分或全部存储器宏放置在 Die 的顶部，而将逻辑放置在 Die 底部。

在技术方面，这可以通过使用低温晶圆对晶圆键合技术将“逻辑晶圆”的有源正面键合到“存储器晶圆”的有源正面来实现。在这种配置中，两个晶圆的原始背面现在都位于 3D-SOC 系统的外部。

Eric Beyne 说：“我们现在可以考虑利用这些芯片的‘自由’背面进行信号路由或直接为‘逻辑晶圆’中的晶体管供电。传统上，信号路由和电力传输发生在晶圆的正面，它们在复杂的后端互连方案中争夺空间。在这些设计中，硅片的背面仅用作载体。2019 年，Arm 的模拟首次显示了在 CPU) 设计中使用 BSPDN 的有益影响，CPU 实施了由 imec 开发的 3nm 工艺。在此设计中，位于晶圆减薄背面的互连金属使用位于掩埋电源轨上的硅通孔 (TSV) 连接到硅片正面的 3nm 晶体管。

因此，当实现 BSPDN 以提供位于“逻辑存储器”3D-SOC 底部的耗电核心逻辑电路时，可以预期额外的性能提升。还可以考虑替代 3D-SOC 分区，其中部分内存块（例如 L1 级缓存静态随机存取内存 (SRAM)）也位于底部裸片中，也由背面供电。

除了扩展 3D-SOC 设计的可能性之外，BSPDN 还被提议用于单片单芯片逻辑和 SRAM 片上系统 (SOC)，它们可以帮助进一步的设备和 IC 扩展。

imec 项目经理 Geert Van der Plas 说：“将供电网络移至硅片背面已被证明是一种有趣的方法，可以解决线路后端 (BEOL) 路由拥塞挑战并减少 IR 压降。与 3D-SOC 方法的主要区别在于，现在将伪晶圆键合到目标晶圆上，以实现背面晶圆减薄和金属化。” imec 的合作伙伴之一当时就宣布将在其未来的节点芯片之一中实施这样的 BSPDN 概念。