英特尔IEDM2023：3D堆叠/背面供电/背面触点/DrGaN助力摩尔定律推进

2023年12月10日

2023年12月9日，英特尔在IEDM 2023（2023 IEEE 国际电子器件会议）上展示了多项技术突破，为其未来的制程路线图提供了丰富的创新技术储备，充分说明了摩尔定律仍在不断演进。

具体来说，英特尔研究人员在大会上展示了结合背面供电和直接背面触点（direct backside contacts）的3D堆叠CMOS晶体管，分享了近期背面供电研发突破的扩展路径（如背面触点），并率先在同一块300毫米晶圆上，而非封装中，成功实现了硅晶体管与氮化镓（GaN）晶体管的大规模单片3D集成。

英特尔公司高级副总裁兼组件研究总经理Sanjay Natarajan表示：“我们正在进入制程技术的埃米时代，展望‘四年五个制程节点’计划实现后的未来，持续创新比以往任何时候都更加重要。在IEDM 2023上，英特尔展示了继续推进摩尔定律的研究进展，这显示了我们有能力面向下一代移动计算需求，开发实现晶体管进一步微缩和高能效比供电的前沿技术。”

晶体管微缩和背面供电是满足世界对更强大算力指数级增长需求的关键。一直以来，英特尔始终致力于满足算力需求，表明其技术创新将继续推动半导体行业发展，也仍然是摩尔定律的“基石”。英特尔组件研究团队不断拓展工程技术的边界，包括晶体管堆叠，背面供电技术的提升（有助于晶体管的进一步微缩和性能提升），以及将不同材料制成的晶体管集成在同一晶圆上。

英特尔近期在制程技术路线图上的诸多进展，包括PowerVia背面供电技术、用于先进封装的玻璃基板和Foveros Direct，彰显了英特尔正在通过技术创新不断微缩晶体管。这些创新技术均源自英特尔组件研究团队，预计将在2030年前投产。

在IEDM 2023上，英特尔组件研究团队同样展示了其在技术创新上的持续投入，以在实现性能提升的同时，在硅上集成更多晶体管。研究人员确定了所需的关键研发领域，旨在通过高效堆叠晶体管继续实现微缩。结合背面供电和背面触点，这些技术将意味着晶体管架构技术的重大进步。随着背面供电技术的完善和新型2D通道材料的采用，英特尔正致力于继续推进摩尔定律，在2030年前实现在单个封装内集成一万亿个晶体管。

结合了背面供电和背面触点技术的3D堆叠COMS晶体管

英特尔在本次IEDM 2023上，宣布实现了业界领先的、突破性的3D堆叠CMOS晶体管，并结合了背面供电和背面触点技术：

● 英特尔在IEDM 2023上展示了业界领先的最新晶体管研究成果，能够以微缩至60纳米的栅极间距垂直地堆叠互补场效应晶体管（CFET）。该技术可通过晶体管堆叠提升面积效率（area efficiency）和性能优势，还结合了背面供电和直接背面触点。该技术彰显了英特尔在GAA（全环绕栅极）晶体管领域的领先地位，展示了英特尔在RibbonFET之外的创新能力，从而能够领先竞争。

过去多年来，芯片都是像披萨一样由下而上，层层制造的。芯片制造从最小的元件——晶体管开始，然后还需要建立越来越小的线路层，用于连接晶体管与金属层，这些线路被称为信号互连线，当中还包括给晶体管供电的电源线。当芯片的裸片制造完成后，还需要把它翻转并封装起来。封装主要是对裸片进行保护，并提供了与外部的接口，使其真正成为一个商用化的芯片。

然而，随着晶体管越来越小，密度越来越高，互连线和电源线共存的线路层变成了一个越来越混乱的网络，堆栈层数也越来越多，可能需要穿过10 到 20 层堆栈才能为下方的晶体管提供供电和数据信号。

对此，领先的芯片制造商都在努力研究背面供电技术，即寻找将电源线迁移到芯片背面的方法，进一步使得芯片正面只需要专注于与晶体管的信号互连。也就是说，晶圆的制造将会先制造正面的晶体管，然后添加互联层，然后将晶圆反转，并对背面进行打磨减薄，在通过纳米硅穿孔（TSV）技术在晶圆背面进行制造供电网络，并与埋入式的电源轨连接。

在2023年VLSI研讨会上，英特尔就展示了制造和测试其背面供电解决方案PowerVia的过程，并公布已经有良好性能的测试结果。据英特尔介绍，电源线原本可能占据芯片上面20%的空间，但是其PowerVia背面供电技术，使得这些原本在上面的电源线不再需要，这也意味着互连层可以变得更宽松一些。

根据英特尔的Blue Sky Creek的测试芯片（该芯片采用英特尔即将推出的PC处理器Meteor Lake中的P-Core性能核心），证明了PowerVia解决了旧的“披萨式”制造方法所造成的问题，即电源线和互连线可以分离开来，并做得线径更大，以同时改善供电和信号传输。测试结果显示，芯片大部分区域的标准单元利用率都超过90%，同时单元密度也大幅增加，并有望降低成本。测试还显示，PowerVia将平台电压降低了30%，并实现了6%的频率增益（frequency benefit）。PowerVia测试芯片也展示了良好的散热特性，符合逻辑微缩预期将实现的更高功率密度。

在此次的IEDM 2023活动上，英特尔宣布，其PowerVia技术将于2024年生产准备就绪，率先实现背面供电。同时，英特尔组件研究团队在IEDM 2023上发表的研究还明确了超越PowerVia，进一步拓展背面供电技术的路径，及所需的关键工艺进展。此外，该研究还强调了对背面触点和其它新型垂直互联技术的采用，从而以较高的面积效率堆叠器件。

在IEDM 2021上，英特尔发表了其CMOS晶体管堆叠的早期研究，透射电子显微镜（TEM）图像显示了一个非常薄的栅极，位于左侧大约三分之二的位置，以及是需要独立接触顶部和底部晶体管的大型触点。由于当时英特尔只能使用正面处理技术，这意味着额外的触点必须被引出，比如远离晶体管栅极的标有Vcc触点，从而占用额外的面积，这将削弱晶体管堆叠所带来的优势。

对此，英特尔通过将晶体管堆叠与背面供电两种技术相结合来进行改善。英特尔成功地将单片NMOS和PMOS与PowerVia以及背面触点相结合，并演示了这种紧凑、高密度器件堆叠的方法，这是一种最终可能在晶体管密度的微缩中发挥作用的技术。

英特尔称，这将超越英特尔“四年五个制程节点”计划，以背面供电技术继续微缩晶体管。

需要指出的是，台积电将会在2025年量产的第一代的2nm制程才会引入GAA（全环绕栅极），2026年量产的第二代的2nm才会引入背面供电技术。三星虽然在去年的量产的3nm制程上就引入了GAA架构，但是预计要等到2025年量产的2nm制程才会引入背面供电技术。

单片集成硅晶体管和氮化镓晶体管

在IEDM 2022上，英特尔为打造300毫米硅基氮化镓晶圆开辟了一条可行的路径，从而让世界离超越5G和电源能效问题的解决更进一步。英特尔在这一领域所取得的突破，实现了比行业标准高20倍的增益，并在高性能供电指标上打破了行业记录。

在IEDM 2023上，英特尔发表了题为《DrGaN：采用E模式GaN MOSHEMT和三维单片硅PMOS的300mm硅基GaN功率开关集成CMOS驱动器技术》（DrGaN : an Integrated CMOSDriver GaN Power Switch Technology on 300mm GaN on Silicon with E mode GaN MOSHEMTand 3D Monolithic Si PMOS）的论文，在这一领域进一步推进。

这一次，英特尔展示了一项大规模的3D单片工艺，在同一块300毫米晶圆上将氮化镓和硅CMOS集成在一起，采用了可以称之为“层转移”的工艺。这一被称为“DrGaN”的技术，是业界领先的CMOS驱动器与氮化镓功率器件集成技术。

在2004年，英特尔提出了第一个DrMOS的概念，即CMOS驱动器与硅功率器件集成。这一想法最终成为向个人电脑和数据中心供电的行业标准。如今，DrMOS无处不在。为什么要将驱动器和功率器件集成在一起呢？因为这种集成提供了更高密度的解决方案，具有极低的寄生参数，因此让半导体行业可以使用硅晶体管实现更好的供电解决方案。

像英特尔这种具有20倍优势的氮化镓功率器件直到去年才问世，更关键的是，将氮化镓和硅CMOS集成在同一晶圆上的3D单片工艺直到今天才出现。英特尔表示，通过进行DrGaN集成，我们相信由于氮化镓晶体管的优势，供电能够跟上未来计算的功率密度和效率需求的增长。

那么DrGaN与其他“单芯片氮化镓集成电路（氮化镓硅驱动器）”的最大区别是什么？

英特尔解释称，其并未使用p-GaN方法实现增强型氮化镓，英特尔的方法是将栅极区域加工呈MOS，这意味着在通道区域不使用典型的极化电荷诱导层，这些层诱导通道中电荷的形成。因此，如果没有这一点，你自然就得到了增强型氮化镓半导体器件。至于DrGaN与其他单芯片氮化镓集成电路的最大区别，其他单芯片氮化镓集成电路会有所谓的增强模式或耗尽模式，因此实际上还不是CMOS，意味着它会不断地泄漏电力。这就是主要区别，主要体现在效率和泄漏的解决方案比较中。

2D晶体管研究

此外，英特尔还在推进2D晶体管领域的研发工作，以使其在未来继续按照摩尔定律的节奏微缩下去：

●过渡金属二硫属化物（TMD, Transition metal dichalcogenide）2D通道材料让晶体管物理栅极长度有机会微缩到10纳米以下。在IEDM 2023上，英特尔将展示高迁移率（high-mobility）的过渡金属二硫属化物晶体管原型，用于NMOS（n型金属氧化物半导体）和PMOS（p型金属氧化物半导体）这两大CMOS关键组件。此外，英特尔还将展示其率先实现的两项技术：GAA 2D过渡金属二硫属化物PMOS晶体管和在300毫米晶圆上制造的2D晶体管。

编辑：芯智讯-浪客剑