过去10 年全球数据运算量的发展已超越过去40 年的总和，随着各类应用对于算力要求的越来越高，摩尔定律的放缓，通过晶体管微缩所能够带来的性能提升也开始越来越有限，同时成本却在急剧上升。在此背景之下，业界开始采用2.5D／3D 立体堆叠的“异质整合（HIDAS）”封装、以及藉由硅中介层（Silicon Interposer）互连的“小芯片（Chiplet）”模组化架构来继续推动“摩尔定律”。
本文出自台湾国立阳明交通大学材料科学与工程学系陈智教授团队，于闳康科技“科技新航道| 合作专栏”介绍“3D IC 封装：超高密度铜-铜混合键合”文稿。
异质整合：延续半导体制程最重要动能
近年来研究人员不断在封装技术上寻找新的解方。基于立体架构布局可大幅提升接点互连密度的直观概念，先进封装技术发展主轴逐渐形成从2D 平面走向3D 堆叠、单芯片走向多芯片设计的“异质整合（Heterogeneous Integration Design Architecture System, HIDAS）”。TSMC、Samsung、Intel、Infineon、Freescale、ASE 等知名大厂皆加强相关研发投资力道与产能布建，并也纷纷推出自家开发的创新封装技术方案，以期能够在“后摩尔时代”占据重要地位。
专精于半导体材料领域的顶尖学者陈智教授及其团队，致力于先进封装应用的铜─铜接点互连制程技术发展。铜制程是半导体领域非常成熟的技术，采用铜─铜键合可在1cm² 的芯片内，制作出超过1 百万个接点，极有机会实现超越摩尔定律限制的极致异质整合。
异质整合技术为将不同的功能芯片利用2.5D／3D 封装技术整合在一起，获得多功能芯片；而芯粒（Chiplet）技术为将相同功能或将大芯片拆成小芯片个别提升效能后，再利用封装技术整合在一起，下图一为专家预期利用不同封装技术可以使芯片效能提升的排名[1]。这两个解决方案的关键为先进封装（Advanced Package）技术，因此需要专家与厂商针对2.5D 与3D 封装技术投入大量心力。
▲ 图一：芯片性能表与接点密度先进封装排名表[1]。
异质整合封装技术相较传统封装具备高度晶片整合能力，拥有超小接点尺寸与间隙的优势，能够大幅减少多层晶片的堆叠厚度，被视为是延续半导体制程最重要的发展动能。
封装技术演进：追求接点数的极致
封装技术的演进最早为打线接合（Wirebond），由于其接点仅能以周列形式排列在芯片周围，无法有效提高接点的I／O 数量，因此IBM 提出了覆晶接合（Flip Chip），利用焊锡微凸块（Solder Bump）当作接点将芯片与芯片接合在一起，接点为阵列式排列，可以分布于整个芯片上，并且将焊锡凸块尺寸微缩，即可以非常有效的提高接点I/O 数量。
覆晶焊锡接合过程如下图二所示，接合时利用无铅焊锡与铜的低熔点特性，使接点在约230℃ 下形成稳定接点，接着再将底部填充剂（Underfill）填满接点之间的间隙，提高接点机械性质。当接点间距（Pitch）微缩至10 微米左右时，将会出现许多问题，例如：接点越小焊锡球尺寸也会缩小，容易将焊锡球完全反应形成介金属化合物（Intermetallic Compound, IMC）接点，IMC 接点的机械性质与导电性质皆会大幅降低。若接点间隙过小，回焊过程（Reflow Process）中两相邻焊锡球容易碰触在一起，形成桥接失效（Bridge Failure）而导致芯片失效，且间距越小，填充底部的填充剂将会更加困难。即使能够微缩，焊锡与IMC 的电阻率大约是铜的十倍，因此也不合适用于高性能元件封装。
因此有学者提出利用铜-铜混合键合（Cu-Cu Hybrid Bonding）技术，将金属接点镶嵌在介电材料（Dielectric Material）之间，并同时利用热处理接合两种材料，利用铜金属在固态时的原子扩散来达到接合，故不会有Bridging 问题。铜制程是半导体业非常成熟的技术，铜-铜接点的间距可以微缩到1 微米以下，因此在1×1cm² 的芯片内，能够制作出超过一百万的接点，因此金属的直接接合变得非常重要。下图三是各种封装技术在1×1cm² 的芯片内能达到的接点数量[2]。
▲ 图二：覆晶接合流程图：（a）未接合试片样子（b）接点回焊后样子（c）底部填充剂填充过程（d）填充完成后接点图[1]。
▲ 图三：各种封装技术在1×1cm² 的芯片内能达到的接点数量[2]。混合键合相较覆晶技术有三大优势，第一为可以达到超细间距与超小接点尺寸，故可以达到超高I/O 数目；第二，由介电材料接合取代底部填充剂可以省去填充成本；第三，覆晶技术中，焊锡球会让芯片与基板或芯片中存在约10 至30 微米的厚度，混合键合则几乎没有厚度，未来发展的3D 封装技术需要堆叠非常多层芯片，因此利用混合键合可以大幅减少总体厚度。
最早由Ziptronix 公司（今Xperi）实现低温直接接合接点（Direct Bond Interconnection, DBI）的可行性[3]，其接合步骤如图四所示。首先，准备好芯片具有SiO 2（介电材料）与铜（接点金属），此时铜部分将会有点略低于介电材料厚度，利用电浆（Plasma）做表面活化处理，将芯片面对面在室温下进行对位接合，由于凡德瓦力作用已具有一定的接合强度，接着在100℃ 下持温让SiO 2 与SiO 2 之间进行缩合反应，形成强力共价键提高接合强度。接着再将温度提高到300℃ 至400℃ 持温，此时由于铜金属的热膨胀系数较SiO 2来的大，铜表面将会碰触在一起，并自然受到一压应力，促使铜接点进行扩散接合。
根据研究学者指出，欲达到低温接合，介电材料层与金属层在经过化学抛光研磨后造成的高度差异将会是关键，研磨液与研磨参数的选择是导致不同厚度的主因，厚度差越小，便可于较低温度使铜表面接触并开始进行接合。
▲ 图四、混合键合流程图：（a）试片未接合样貌（b）介电材料接合步骤（c）提高温度铜接点接合过程（d）高温时接点内部应力分布状态[3]。2016 年由Sony 公司首先将混合键合技术应用在Samsung Galaxy S7 的背照式CMOS 影像侦测器（Backside-illuminated CMOS Image Sensor, BI-CIS）中，大幅提高了镜头解析度，图五呈现出其横截面[4,5]。TSMC 则将此技术应用在系统整合芯片（System on Integrated Chip, SoIC），图六呈现了TSMC 研发SoIC 的示意图[6,7]，由图（b）可以发现在高频率下混合键合的Insertion Loss 表现大幅优于传统覆晶焊锡接合，且接点数目可以由提升10 倍至大于1,000 倍以上，TSMC 竹南厂也全力投入3D-IC Heterogeneous Integration。图七则呈现了Intel的混合键合研究成果[8]，与覆晶接合技术相比，接点数目由每平方毫米400 个提升至10,000 个，未来持续将间隙缩小至1 微米时，接点数目可达百万个。
AMD 在2021 年底介绍他们在Server Processor 已经采用TSMC 的Cu／Oxide Hybrid Bonding 高密度封装技术，在2022 年初亦宣布在高阶笔电的Processer, Ryzen 7 5800X3D 也采用了Hybrid Bonding 技术，将7nm SRAM 叠接在7nm Processor。比起使用焊锡Microbumps，Cu Hybrid Bonding 能提升200 倍的接点密度，而且每个信号传递所需的能量降低至三分之一以下，非常令人惊艳。Hybrid Bonding 技术逐渐受到国际大厂的重视并列入Roadmap 当中，除了上述例子之外，还有许多厂商如IMEC, GlobalFoundries, Leti 等皆投入研究，其重要性不言而喻。
▲ 图五：Sony 用于Samsung Galaxy S7 镜头BI-CIS 利用混合键合接点横截面[4,5]。
▲ 图六：TSMC 系统整合芯片SoIC 示意图[6,7]。
▲ 图七：Intel 混合键合接点与微凸块焊锡接点横截面比较图[8]。
我们可以看到，许多新兴产业应用例如AI 人工智慧、5G 通讯、自动驾驶、元宇宙等相继崛起，皆必须使用到高速运算、高速传输、低耗电、及低延迟的先进芯片来进行大量资料处理，新型态的先进封装架构与设计概念应运而起。除了异质芯片整合以外，扇出型晶圆级封装（FOWLP）、三维芯片堆叠（3D IC）、小芯片（Chiplet）模组化架构等创新技术，纷纷为全球半导体市场的成长挹注强大动能。在下篇我们将继续探讨铜─铜混合键合的研发成果，并展望不同先进封装技术的进展与企业布局。
善用铜的特性，有望成为优异介电材料
目前混合键合若要用于大量生产，需要晶圆对晶圆（wafer to wafer, W2W）对接之后再切削成小块，但W2W 对于上下芯片的大小限制须为一样大小，否则将有区域浪费。近年来，有学者透过各种方法希望将接合温度与时间进一步降低，经过优化后的接合条件将有利于芯片对晶圆（Chip to Wafer, C2W）或是芯片对芯片（Chip to Chip, C2C）的大量生产。
现阶段研究以SiO 2 为介电材料接合最为成熟，利用电浆的帮助即可达到低温接合，其他种的介电材料如SiCN、高分子等材料，皆有学者在研究当中。亦有各大学者针对铜接点的接合机制与如何降低接合温度进行广泛研究，由于铜最大优点为相较其他金属材料便宜，并且具有良好的导电性、导热性与抗电迁移特性，未来必将成为重要的接点材料。但铜在高温下容易被氧化，表面具有氧化铜对于形成稳固的接点非常不利，目前一般的铜需要在适当真空300℃ 至400℃ 的环境中或是超高真空利用表面活化才能稳固接合，研究快速的铜─铜直接接合接点对于大量生产非常重要。
目前铜接点最好用的方法为热压接合法（Thermal Compression Bonding），为了达到低温接合，学者研究出了以下几种方法，第一种为接合前在铜接点表面镀上一钝化层（Passivation Layer），防止铜氧化物生成来达到低温接合，常用的钝化金属有银[9]、金[10] 与铂[11] 等。另一种方式为改善接合表面扩散系数来达成低温接合。
2012 年陈智教授团队发现以直流电镀方式可以制备出纳米双晶铜[12]，透过仪器分析其表面具有高度（111）的优选方向，在2014 年报导利用高度（111）的优选表面在150℃ 持温60 分钟即可完成接合[13]。经过进一步的研究发现，具备高优选（111）表面的铜可以大幅提升表面的扩散系数，使铜接点可以在低温或短时间内将界面孔洞消除形成稳固的铜接点；并且由氧化实验中发现，表面为（111）方向时表面氧化物会较其它晶面少[14]，其原因为在面心立方堆积结构中，（111）晶粒表面有最少的断键，较不易生成氧化物。
团队在2019 年进一步将纳米双晶结构备制成铜凸块，并在300℃、压力90MPa 条件下只需要10 秒即可以完成接点的接合，并且获得可靠的接点强度[15]，将其称为瞬时接合（Instant Bonding）。此接合条件虽然温度仍有点高，但可以在10 秒内完成一个芯片的预接合对于未来C2W 或是C2C 接合将会有非常大的帮助，可以大幅减少接合成本。2021 年陈智教授团队也成功完成纳米双晶铜／SiO 2的混合键合[16]，温度控制在200℃ 即可以完成接合。
热压接合四阶段
陈智教授团队将热压接合分成以下四阶段，每一阶段以孔洞的变化与铜接点微结构来区分，图八为四个阶段的流程图。第一个阶段为「塑性形变」主导范围，初期铜接点表面有非常多的凹凸处，接触面积少，故施予的下压力非常容易超过金属的降伏强度（Yield Strength），这些区域会在短时间内因塑性形变缩小接点间的间隙，此时接触部分应该会介于晶界与表面之间的一种状态，我们将之称为类晶界（Quasi Grain Boundary），未接触的部分则会呈现不规则形状的孔洞。
第二阶段为由「潜变」主导的阶段，接合比例随着塑性形变发生而降低，其压应力会降至降伏强度以下，此时虽然低于降伏强度但是材料仍处于一个下压力，将导致接点的接合处与孔洞处产生应力梯度（Stress Gradient），此应力梯度会让铜原子扩散并持续缩小孔洞大小，且表面铜原子与对面铜原子会开始形成金属键，让类晶界慢慢转变成为界面晶界（Interfacial Grain Boundary）。2021 年，团队建置出一个扩散模型，计算出了此阶段接合时间（t bonding）如式子1 [17]，由式子1 可以知道接合时间与表面粗糙度（Rq）、接合温度、下压力及有效扩散系数（D eff）有关系。由于接合机制在初期阶段是由表面扩散主导、而后期则转变成晶界扩散主导，此将使得有效扩散系数的数值大小界于表面扩散系数与晶界扩散系数之间。此外，当接合比例越来越大、或是转变成晶界扩散时，潜变形变速率将会大幅降低，且经过此阶段后，界面也将残留大小不一的孔洞。
接着进入第三阶段：「孔洞熟化」（Void Ripening）阶段。于此阶段开始出现较大孔洞成长与较小孔洞缩小的现象，原因是此阶段的孔洞为了降低整体能量，小孔洞具有较大的吉布斯自由能（Gibbs free energy）而较不稳定，空孔会由小孔洞沿着界面晶界往大孔洞移动，导致孔洞熟化现象发生，使平均孔洞尺寸变大[18]。最后一阶段为「界面消除」阶段，界面晶界受到晶粒成长影响而被消除掉，孔洞会被留在晶粒内部，空孔扩散的路径会由晶界扩散改变成晶格扩散（Lattice Diffusion），致使空孔的扩散速度大幅下降，此时孔洞的大小将难以改变，其平均尺寸将不会有太大的变化。
▲ 图八：接合步骤流程图。
接合后对于接点的分析非常重要，目前常见的非破坏分析方式为使用超音波扫描显微镜（Scanning Acoustic Microscope, SAM）来确认接合是否成功，藉由超音波穿透接合试片检查接点是否存在间隙，若有间隙存在则为接合失败区域，可再考虑以超高解析度3D X-Ray 显微镜来进一步接点观察。以上两种分析方法，其影像解析度仅能达到数十微米至1 微米左右。然而，在利用破坏性分析手法（聚焦离子束）初步观察后可以确认，实际接合界面会存在数十奈米的小孔洞，欲单纯采用非破坏性的分析方式，实难以观测到所有的界面孔洞。因此，目前对于接合面孔洞检测作法大多是采用破坏性分析。然而，此针对接点横切面进行电子显微镜影像分析之作法仍有不足之处，其能够观测到界面孔洞数量非常有限，无法真实呈现接合处的孔隙结果。
全新观测方式，掌握铜─铜超高密度接合孔洞
陈智教授团队与闳康科技（Materials Analysis Technology Inc., MA-tek）共同研发出新的铜接点界面观测方式，其中一种为使用穿透式电子显微镜（TEM）薄片备制方法、如图九所示，称之为Plan-view Type。此作法首先将接合界面完整地挖出，整个薄片皆为接合界面，再利用电子显微镜观测及拍摄接合界面的俯视图，并测量统计界面孔洞的数量与大小。
图十所示之影像范例是以Plan-view Type 分析接合界面的实际结果。相比于一般横截面（Cross-sectional Type）作法，Plan-view Type 不仅可藉由观察界面俯视图，在小范围内观测到更大量的孔洞，并且能分析的孔洞尺寸范围也更大、约落在10 至100 奈米之间，此对于孔洞的研究帮助非常大。第二种方法为使用聚焦式离子显微镜系统搭配高解析度扫描式电子显微镜来观测孔洞，我们称之为Cut and View，分析作法如图十一所示。
此方法较适合分析接合界面孔洞尺寸稍大（至少大于70 奈米）的试片。随着离子束切削时扫描式电子显微镜持续拍摄，可以每隔一小段距离就拍摄一张照片，将所有照片制作成叠图后，即可以确认所有孔洞的数量与大小。以上两种分析方法在未来皆非常的重要，目前混合键合的接点尺寸可以小于1 微米以下，因此对于接点的分析通常需要借助电子显微镜的帮助，而上述分析方式将可以有效地观察铜接点内部孔洞。
▲ 图九：铜接点利用穿透式电子显微镜薄片备制方式观测孔洞两种方式。
▲ 图十：相同条件铜接点利用穿透式电子显微镜薄片备制方式观测孔洞两种方式区别。
▲ 图十一：Cut and view分析方式示意图。
铜─铜混合键合技术可实现超高封装密度，并提供优异的导电与导热性质，预期在近年内它将会被大量地应用于高速计算元件中（High Performance Computing）。然而，此技术制程良率仍有待提升，并且其在结构可靠度方面，例如电迁移、温度循环测试等的相关研究资料也还不多，需要业界与学界共同投入更多的资源来加速发展。
展望：异质整合的技术进展与企业布局
回头审视异质整合的各项封装技术。2.5D 封装的基本概念，是利用矽晶圆制作的一片矽中介板，将数个功能不同的芯片以并排或堆叠的方式放在板子上，相互连接形成特定的功能模块，再将一个或数个功能模块与PCB 基板封装在一起。该矽中介板通常具有矽穿孔（TSV）结构，可提供微小间距的正反面接点讯号连结；而芯片与硅中介板、及硅中介板与PCB 基板之间，则分别以微凸块（Micro Bumps）及焊锡凸块（Solder Bumps）相互连接。
目前较为人熟知的2.5D 封装技术，是TSMC 发展多年的CoWoS （Chip On Wafer On Substrate）架构，TSMC 于2016 年以此技术击败当时竞争对手Samsung，取得Apple iPhone 7／7Plus 手机的A10 处理器订单，首度向外界展示了其在先进封装领域的技术实力。
除此之外，扇出型晶圆级封装（Fan-Out Wafer Level Packaging, FOWLP）也是2.5D 封装的主流技术之一。FOWLP 技术原是由德国Infineon 所开发，其可在相同封装尺寸条件下，让重分布层（Redistribution Layer, RDL）范围更广、引脚数更多、整合更多功能；最重要的是，该技术无需使用封装载板（不用打线或焊锡凸块）。FOWLP 能取代成本较高的TSV 制程，提供先进芯片所需要之高密度讯号接点，借此降低约30% 制程成本，同时也让芯片更薄。根据研究机构预测，未来每支智慧手机中使用FOWLP 技术的芯片将超过10 颗，所生产的芯片数量成长率可达32%，甚至在2020 至2026 年应用市场的复合成长率将会达到15.1%。
所谓3D 封装技术，目前大多应用于提升HPC 芯片的运算效能，其常见于高频宽记忆体（HBM）与CPU、GPU、FPGA、或NPU 等处理器彼此间的芯片整合。3D 封装通常是藉由TSV 互连技术将所有芯片垂直叠合在一起，减小彼此间的传输路径，提高整体芯片的运算速度及能力。目前较知名的3D 封装技术，如TSMC 提出的SoIC 整合封装架构，其主要利用W2W 及C2W 的混合键合技术，实现10um 以下I／O 节点互连、减少寄生效应、并使芯片更薄等封装功效。
Samsung 则于2020 年推出名为X-Cube 的3D 封装技术，藉由该技术将4 颗SRAM 堆叠在逻辑核心运算芯片上，并透过TSV 结构进行连接。X-Cube 封装已成功应用于7nm EUV 制程，并在次世代5nm 制程进行验证，未来应用将锁定在HPC、5G、AI 等高阶领域。
Intel 的布局也不惶多让，于2018 年底推出名为Foveros 的3D 逻辑芯片封装技术，透过TSV 与Micro Bumps 将不同芯片以Face-to-Face 方式堆叠连接。目前Foveros 技术能使凸点间距达到50um，未来有望缩减到10um，让凸点数量达到每平方毫米10,000 个。如此高密度的接点，可使多芯片整合时无须再考虑Fan-in 和Fan-out 结构设计。此外，Foveros 封装也同时具有高度可扩展性，融合了自家2D／3D 封装的两大核心技术ODI 和CO-EMIB，使所有封装整合的小芯片之间，彼此实现全方位的讯号互连。
展望：小芯片技术的进展与企业布局
至于Chiplet 的模组化封装架构，简单来说就是将多个较小的同质或异质芯片，整合组成单一个大芯片。其作法是将原来设计在同一个SoC 芯片中的电路元件，分拆成许多不同区块的小芯片，再藉由先进封装制程整合在一起。相较传统SoC 系统单芯片将所有的元件设计放在单一颗裸晶上，Chiplet 封装架构可将大尺寸的多核心设计分散到个别的小芯片上，提升芯片在功能整合设计上的灵活性，也能获得更好的制程良率、更低的成本优势，减少设计时程以加快产品上市时间。
Chiplet 的封装架构最早由Intel 和AMD 公司所提出，概念类似于乐高积木的基础模块，具有很好的通用性，可将各个小芯片灵活组建成不同的IP 模型。因此，若该封装架构有产业标准化的互连通讯规范，将可在设计高阶SoC 芯片时，直接以IC 设计公司所提供的Chiplet 芯片IP 模组来进行组合设计与制造。
目前Chiplet 封装技术的开发仍处于早期阶段，有鉴于未来应用市场的无限可能，2022 年3 月Intel 联合了包括ASE、AMD、ARM、Google Cloud、Meta、Microsoft、Qualcomm、Samsung 与TSMC 等多家公司，宣布共同成立Chiplet 产业联盟，制订小芯片间通用元件的互连传输标准UCIe （Universal Chiplet Interconnect Express），加速建立开放式的全球Chiplet 封装生态系统。
结语
随着半导体线宽缩微已逼近物理极限、摩尔定律发展难以为继，全球晶圆代工大厂的发展重心逐渐从过去追求更先进的晶圆制程，转向于封装技术之创新。本系列上下篇文章，即是针对先进封装应用中最具优势的制程技术「铜─铜混合键合」进行全面性介绍。陈智教授1999 年自美国加州大学洛杉矶分校UCLA 材料系取得博士学位后，便于阳明交通大学材料系任教及研究，目前担任系主任职务，是学术界发现（111）纳米双晶铜的先驱。其研究成果于2012 年发表在顶级期刊科学杂志《SCIENCE》。而随后也将该成果技转给台湾国内厂商并成功量产，实质帮助本土公司进入电镀铜添加剂市场。陈智教授多年来对于学研领域有相当卓越之贡献，屡获国内外多项大奖的肯定，同时也于2020 年获选为国际先进材料学会（IAAM）会士。而闳康科技由于拥有完备的检测设备与专业技术经验，能全面满足电子材料、制程及封装方面之各种分析检测需求，因此与陈智教授携手进行产学合作，提供该团队在低温铜─铜接点制程研究上所需之完整分析服务技术。
[1] Lau, J. H. （2022）. Recent advances and trends in advanced packaging. IEEE Transactions on Components, Packaging and Manufacturing Technology, 12（2）, 228-252.
[2] King-Ning Tu, Chih Chen, Hung-Ming Chen, Electronic Packaging Science and Engineering, Wiley,2021.
[3] Q. Tong, G. Fountain, and P. Enquist, “Method for low temperature bonding and bonded structure,” U.S. Patent 6 902 987, B1, Feb. 16, 2000.
[4] Y. Kagawa et al., “An advanced CuCu hybrid bonding for novel stacked CMOS image sensor,” in Proc. IEEE 2nd Electron Devices Technol. Manuf. Conf. （EDTM）, Mar. 2018, pp. 1–3.
[5] G. Gao et al., “Die to wafer stacking with low temperature hybrid bonding,” in Proc. IEEE 70th Electron. Compon. Technol. Conf. （ECTC）, Jun. 2020, pp. 589–594.
[6] M. F. Chen et al., “SoIC for low-temperature, multi-layer 3D memory integration,” in Proc. IEEE 70th Electron. Compon. Technol. Conf. （ECTC）, Jun. 2020, pp. 855–860.
[7] M.-F. Chen, F.-C. Chen, W.-C. Chiou, and D. C. H. Yu, “System on integrated chips （SoIC（TM） for 3D heterogeneous integration,” in Proc. IEEE 69th Electron. Compon. Technol. Conf. （ECTC）, May 2019, pp. 594–599.
[8] R. Mahajan and S. Sane, “Advanced packaging technologies for heterogeneous integration,” in Proc. IEEE Hot Chip Conf., Aug. 2021, pp. 1–44.
[9] Chou, Tzu-Chieh, et al. “Electrical and reliability investigation of Cu-to-Cu bonding with silver passivation layer in 3-D integration." IEEE Transactions on Components, Packaging and Manufacturing Technology 11.1 （2020）: 36-42.
[10] Wu, Yu-Ting, and Chih Chen. “Low temperature Cu-to-Cu bonding in non-vacuum atmosphere with thin gold capping on highly （111） oriented nanotwinned copper." Journal of Electronic Materials 49.1 （2020）: 13-17.
[11] Liu, Demin, et al. “Investigation of low-temperature Cu–Cu direct bonding with Pt passivation layer in 3-D integration." IEEE Transactions on Components, Packaging and Manufacturing Technology 11.4 （2021）: 573-578.
[12] Liu, Tao-Chi, et al. “Fabrication and characterization of （111）-oriented and nanotwinned Cu by DC electrodeposition." Crystal Growth ?& Design 12.10 （2012）: 5012-5016.
[13] Liu, Chien-Min, et al. “Low-temperature direct copper-to-copper bonding enabled by creep on （111） surfaces of nanotwinned Cu." Scientific reports 5.1 （2015）: 1-11.
[14] Tseng, Chih-Han, King-Ning Tu, and Chih Chen. “Comparison of oxidation in uni-directionally and randomly oriented Cu films for low temperature Cu-to-Cu direct bonding." Scientific reports 8.1 （2018）: 1-7.
[15] Shie, Kai Cheng, Jing-Ye Juang, and Chih Chen. “Instant Cu-to-Cu direct bonding enabled by< 111>-oriented nanotwinned Cu bumps." Japanese Journal of Applied Physics 59.SB （2019）: SBBA03.
[16] Ong, Jia-Juen, et al. “Low-Temperature Cu/SiO2 Hybrid Bonding with Low Contact Resistance Using （111）-Oriented Cu Surfaces." Materials 15.5 （2022）: 1888.
[17] Shie, Kai-Cheng, et al. “A kinetic model of copper-to-copper direct bonding under thermal compression." Journal of Materials Research and Technology 15 （2021）: 2332-2344.
[18] Liu, Hung-Che, et al. “Interfacial void ripening in CuCu joints." Materials Characterization 181 （2021）: 111459.
