4月20日消息，虽然台积电在去年年底就宣布3nm芯片已经量产，但是一季度财报显示，台积电3nm仍未贡献营收。不过，近日美国芯片公司Marvell表示，公司基于台积电3nm工艺打造的数据中心芯片正式发布。

据Marvell介绍，其基于台积电3nm的芯片，可用于新产品设计，包括基础IP构建块，112G XSR SerDes（串行器/解串行器）、Long Reach SerDes、PCIe Gen 6 PHY / CXL 3.0 SerDes 和 240 Tbps 并行芯片到芯片互连，用于管理数据基础设施中的数据流。这一3nm平台的生产或开发遵循了Marvell的众多5nm解决方案，跨越了其无与伦比的电光、开关、PHY、计算、5G基带和存储产品组合，以及广泛的定制ASIC程序。

具体来说，该IP产品组合与2.5D封装技术兼容，如台积电领先的2.5D CoWoS(Chip-on-Wafer-on-Substrate)解决方案，并将使Marvell能够为其行业领先的基础设施产品开发一些最先进的multi-die、多芯片封装系统(SiP)，并为一些最具挑战性的基础设施用例(如机器学习)优化定制ASIC解决方案。

按照Marvell所说，SerDes 和并行互连在芯片中充当高速通道，用于在chiplet内部的芯片或硅组件之间交换数据。与 2.5D 和 3D 封装一起，这些技术将消除系统级瓶颈，以推进最复杂的半导体设计。

SerDes 还有助于减少引脚、走线和电路板空间，从而降低成本。超大规模数据中心的机架可能包含数以万计的 SerDes 链路。

根据他们提供的数据，新的并行芯片到芯片互连可实现高达 240 Tbps 的聚合数据传输，比多芯片封装应用的可用替代方案快 45%。

换句话说，互连传输速率相当于每秒下载 10,000 部高清电影，尽管距离只有几毫米或更短。

Marvell 将其 SerDes 和互连技术整合到其旗舰硅解决方案中，包括Teralynx开关，PAM4和相干DSP，Alaska 以太网物理层 (PHY)设备，OCTEON处理器，Bravera存储控制器，Brightlane汽车以太网芯片组和定制 ASIC。

而转向 3nm 工艺使工程师能够降低芯片和计算系统的成本和功耗，同时保持信号完整性和性能。

编辑：芯智讯-林子