11月22日消息，据韩媒中央日报（Joongang.co.kr）报导，韩国內存芯片大厂SK海力士正在开发新一代的高带宽內存（HBM4），并计划将其与逻辑芯片堆叠在一起，这也将是业界首创。SK海力士已与英伟达等半导体公司针对该项目进行合作，先进封装技术有望委托台积电，作为首选代工厂。
据报道，SK海力士正在招募CPU、GPU等逻辑芯片的设计人员，目标是将未来的HBM4以3D堆叠的形式堆叠在英伟达、AMD等公司的逻辑芯片上，预计该HBM4内存堆栈将采用2048位接口。目前的HBM是堆叠放置在GPU旁边，通过两个芯片下面的中介层（interposer）连接，不过SK海力士新目标是完全消除中介层，将HBM4通过3D堆叠直接整合在逻辑芯片上。
图：SK海力士HBM4计划连接方式（来源：韩国中央日报）
外媒Tom’s Hardware指出，这种设计与AMD V-Cache类似，后者将一小块L3缓存（cache）直接放在CPU顶部，新技术则是则将GPU所有HBM內存放在GPU顶部或几个芯片的顶部。
这种技术优点是缩小封装尺寸、提高容量和性能，但散热将是最大问题。比如采用V-Cache的AMD CPU，必须降低TDP和主频，以补偿3D cache产生的额外热量，像英伟达H100这种数据中心GPU，需要80-96GB的HBM，在容量和热量与V-cache完全难比拟。现在一块计算中心计算卡的功耗可能是几百瓦，即便只是HBM部分也相当耗电，要做好散热可能需要非常复杂的方式。
另外，选择这种集成方法也将改变芯片的设计和制造方式，存储器与逻辑芯片将采用相同的工艺技术，而且会在同一间晶圆厂生产，确保最终的性能。如果仅考虑DRAM的成本，那么确实会有较大幅度的增长，所以各方都还没有真正认真考虑这一方案。
据了解，SK海力士正在与包括英伟达在内的芯片设计公司讨论HBM4集成设计方案。SK海力士和英伟达可能从一开始就进行了合作，而且会选择在台积电生产，将使用晶圆键合技术将SK海力士的HBM4堆叠在逻辑芯片上。
有半导体行业的人士表示，在未来10年内，半导体的“游戏规则”可能会发生变化，存储器和逻辑半导体之间的区别可能会变得更小。
此前，SK海力士的一位负责人曾强调，“最关键的作用是制造工厂（FAB）和封装部门之间的紧密沟通，因为HBM需要在后处理方面进行先发制人的投资。”他补充道：“SK海力士已经能够开发出与竞争对手不同的封装技术，并从合作伙伴那里获得长期独家的关键材料。”
他们还强调了质量回流焊成型底部填充胶 （MR-MUF）封装方法。MR-MUF是SK海力士首先开发的一种技术，据了解，目前，只有SK海力士使用这种技术来生产HBM。该公司认为MR-MUF方法将有效保持其最新产品（HBM3E）的市场竞争力。
MR-MUF封装是一种在半导体芯片连接到电路上并将芯片向上堆叠时，用一种称为环氧树脂模塑料（EMC）的材料填充和连接芯片之间空间的工艺。之前的竞争对手在这个过程中使用了非导电膜（NCF）技术。NCF是一种在芯片之间使用一种薄膜堆叠芯片的方法。
MR-MUF封装对HBM芯片的外部结构有重大影响。SK海力士在创建12层HBM3时，将一个产品中堆叠的DRAM数量从8（16 GB）增加到12，从而将容量提高了约50%。
由此，SK海力士实现了24GB的容量。为了在保持芯片厚度的同时增加容量（堆叠数量），DRAM芯片必须薄40%，并逐个向上堆叠。然而，这会导致较薄的芯片容易弯曲。MR-MUF封装对于防止这种情况并保持芯片厚度是必要的。
SK海力士的HBM4预计2026年问世，三星也在开发类似项目，可能与SK海力士竞争，从英伟达、AMD、苹果公司那获得这些设计的订单。
面对三星的竞争，SK海力士并不担心。“虽然三星电子可以通过同时提供存储器和逻辑芯片工艺来引领HBM领域。”但SK海力士的一位负责人表示，“客户不希望一家公司占据主导地位，他们目前重视英伟达、台积电和SK海力士之间的合作。”
目前，随着生成式人工智能的需求持续爆发，AI厂商对 HBM 存储芯片的需求预计将以每年40%以上的速度增长。SK海力士是现阶段HBM类产品的市场领导者，占据了最大的市场份额，也是英伟达数据中心GPU主要的显存供应商。
根据TrendForce集邦咨询的数据，HBM的全球市场份额为SK海力士（50%）、三星电子（40%）和美光（10%）。
编辑：芯智讯-林子
