CFET （互补场效应晶体管 ）是一种 CMOS 工艺，其中晶体管垂直堆叠，而不是像所有先前的逻辑工艺那样位于同一平面，比如平面工艺、FinFET、纳米片场效应晶体管（NSFET，也称为环栅或 GAA）。CFET 将会被用于未来更为尖端的埃米级制程工艺。根据此前imec(比利时微电子研究中心)公布的技术路线图显示，凭借CFET晶体管技术，2032年将有望进化到5埃米（0.5nm），2036年将有望实现2埃米（0.2nm），当天CFET晶体管架构类型还会发生变化，也是不可避免的。

据Semiwiki报道，在 IEDM 2023 上，imec的CMOS元件专案总监NaotoHoriguchi详细介绍了 CFET 和中段集成。这篇文章是基于他在 IEDM 上的演讲以及与文章作者Scotten Jones后续讨论所形成的。Naoto Horiguchi 是逻辑技术开发领域的领导者之一，习惯以易于理解的方式解释技术，反应灵敏且易于合作。

为什么我们需要 CFET？

由于 CMOS 缩放已从纯粹基于间距的缩放过渡到基于间距加轨道的缩放，因此必须减少鳍片数量，请参见图 1。每次减少鳍片数量，性能都会降低。

△图 1. 标准单元缩放

通过从 FinFET 转向堆叠水平纳米片 (HNS)，可以通过更宽的纳米片堆叠和垂直堆叠多个纳米片来改善/恢复性能，见图 2。

△图 2. Nanosheet 优势

但正如我们所见，FinFET 纳米片缩放最终会导致性能下降，见图 3。

△图 3. 纳米片缩放限制

CFET（Complementary  FET）将 nFET 和 pFET 堆叠起来，见图 4。

△图 4.CFET

CFET 再次重置了缩放限制，因为 nFET 和 pFET 堆叠在一起，并且器件之间的 np 间距变为垂直而不是水平，这使得片材更宽，见图 5。

△图 5. CFET 改进的缩放比例

图 6 比较了 HNS 和 CFET 性能与单元高度的关系，突出显示了 CFET 的优势。

△图 6. HNS 与 CFET 性能与单元高度单片 CFET 与顺序 CFET

CFET 制造有两种根本不同的方法。在单片流程中，CFET 以连续工艺流程在晶圆上制造。在顺序流程中，在一个晶圆上制造底部器件，然后将第二个晶圆接合到第一个晶圆上，并在第二个晶圆上制造顶部器件。

在顺序流程中，两个器件之间存在键合电介质，见图 7。

△图 7. 单片 CFET 与串行 CFET

由于键合电介质的存在，该结构更高，并且具有更高的电容衰减性能，见图 8。

△图 8. 单片/串行 CFET 性能比较

顺序 CFET 的制造成本比单片 CFET 更昂贵，而且在性能下降的情况下，业界似乎将重点放在单片 CFET 上。

单片 CFET 处理

单片 CFET 工艺如图 9 所示。

△图 9. 单片 CFET 工艺流程

这一步骤是大胆的特别具有挑战性的：

• 水平纳米片堆叠（鳍片）已经具有很高的纵横比，为了制造 CFET，您需要将 nFET 和 pFET 堆叠堆叠在一起，中间有一个相对较厚的层，高度增加一倍以上。
• 如前一点所述，栅极形成也具有高纵横比。
• 外延源极/漏极必须彼此垂直隔离。
• 没有明确指出，制造底部器件源极/漏极，然后制造顶部器件顶部源极/漏极。顶部器件的热处理和后续步骤必须在足够低的温度下完成，以免降低底部器件的性能。

本次演示中一个特别有趣的部分是中间介电隔离 (MDI) 部分，我以前从未见过这个问题。MDI 证明了内部垫片和功函数材料 (WFM) 图案化。

图 10 说明了 MDI 对内部隔离物形成（左侧）和 WFM 图案化（右侧）的影响。

△图 10. 中等介电隔离影响

下面的图 11 说明了 MDI 集成流程。

△图 11. MDI 集成流程

通过集成 MDI，可以增加 nFET 和 pFET 之间的垂直间距，而不会影响内部间隔物的形成。

如前所述，制造底部器件源极/漏极，然后制造顶部器件源极/漏极。在形成底部源极/漏极之后，沉积隔离电介质并回蚀以暴露顶部器件以进行源极/漏极外延形成。隔离回蚀必须通过 MDI 高度进行控制，见图 12。

△图 12. 用于垂直边缘放置对齐的 MDI

为了最大限度地减少器件性能的热退化，需要采用偶极子优先处理且无需退火和低温夹层形成工艺的新 WFM 选项，见图 13。

△图 13. 低温门堆栈选项

还需要低温源极/漏极生长和用于接触形成的低温硅化物，见图14。

△图 14. 低温源极/漏极和触点选项

低温硅化物对于背面与底部器件的直接接触尤其重要。CFET 互连需要与底部和顶部器件接触，随着背面电力传输的出现，顶部器件将从正面互连堆栈接触，而底部器件将从背面接触。钼 (Mo) 和铌 (Nb) 有望用于 pFET，钪 (Sc) 则有望用于 nFET，尽管 Sc 很难用 ALD 沉积。

背面和中部线路互连

正如作者之前所写，背面供电网络 (BSPDN) 预计将由英特尔在今年、三星和台积电于 2026 年推出。将互连分为前端信号连接和背面电源连接，可减少 IR 压降（功率损耗）一个数量级，见图 15。

△图 15. BSPDN 降低 IR 压降

BSPDN 还改进了轨道扩展，支持从 6 轨道单元减少到 5 轨道单元，见图 16。

△图 16. BSPDN 轨道缩放

与水平堆叠纳米片 (HNS) 相比，BSPDN 与 CFET 的集成可降低 20% 至 40% 的功耗，见图 17。

△图 17. 具有 BSPDN 的 CFET

为了从 5 轨单元升级到 4 轨单元，必须克服互连挑战，见图 18。

△图 18. 4 轨呼叫互连挑战

具有附加中线 (MOL) 层的垂直-水平-垂直布局可以启用 4 轨单元，见图 19。

△图 19. VHV 路由和第二个 MOL 层

作者之前曾写过 Imec 在该领域的工作，因此不再重复该信息。

作者问 Naoto 需要什么才能超越 4 轨单元到 3 轨单元，他回答说 Imec 现在正在研究优化，它可能需要额外的 MOL 层，并且可能需要在会影响标准单元布局的设备。

那么，Naoto认为什么时候可能会实现 CFET呢？他说可能是 A10 逻辑一代或 A7 一代。

作者指出，英特尔、三星和台积电今年都在 IEDM 上发表了有关 CFET 的研究成果，并且英特尔和台积电都有技术选项图，显示 FinFET 让位于 HNS，然后是 CFET。

结论

Imec 在作为 HNS 之后的下一代选择的 CFET 开发方面继续展现出出色的进展。在此工作中，设备集成选项以及 BSPDN 和 MOL 选项均已描述。

编译：芯智讯-林子  作者：Scotten Jones